Результат интеллектуальной деятельности: Устройство контроля уровня сигнала фазочувствительного датчика

Изобретение относится к контрольно-измерительной технике, предназначено для допускового контроля уровня переменных сигналов, в том числе амплитуды сигналов индукционных фазочувствительных датчиков, и может быть использовано в системах автоматики и телемеханики, где требуется высокая точность, быстродействие и помехоустойчивость.

Известно двухпороговое устройство контроля уровня напряжения, описанное в авторском свидетельстве SU 995003 с приоритетом от 07.08.1981 г., содержащее делитель опорного напряжения, инвертор, три пороговых элемента, соединенные первыми входами с соответствующими выводами делителя опорного напряжения, а вторыми - с входной клеммой устройства, два триггера, первые входы которых соединены с выходами соответствующих пороговых элементов, элемент совпадения, входы которого соединены с выходами соответствующих триггеров, и исполнительный орган, в котором выход третьего порогового элемента соединен с входом инвертора и первым входом исполнительного органа, выход инвертора соединен со вторыми входами триггеров, а второй вход исполнительного органа соединен с выходом элемента совпадения.

Недостатком устройства является восприимчивость к импульсным помехам в измерительных цепях, вызывающих ложные срабатывания устройства и нечувствительность к фазе контролируемого сигнала.

Прототипом является двухпороговое устройство контроля уровня напряжения, описанное в авторском свидетельстве SU 625167 с приоритетом от 03.04.1975 г., содержащее делитель напряжения, выходы которого подключены к входам двух пороговых устройств соответственно, элемент совпадения и исполнительный орган, при этом в него введены генератор тактовых импульсов, дифференцирующая цепь, элемент запрета и два триггера, каждый из которых включен между выходом соответствующего порогового устройства и входом элемента совпадения, выход которого через элемент запрета соединен с входом исполнительного органа, причем выход генератора тактовых импульсов подключен ко второму входу элемента запрета и через дифференцирующую цепь соединен с установочными входами триггеров.

Недостатком прототипа является его восприимчивость к импульсным помехам в измерительных цепях, вызывающих ложные срабатывания устройства и нечувствительность к фазе контролируемого сигнала.

Задача изобретения - контроль уровня сигналов фазочувствительных датчиков при высокой помехоустойчивости устройства и сохранении высокого быстродействия устройства.

На фиг. 1 изображена функциональная схема устройства, на фиг. 2 - графики напряжений в различных точках схемы.

Устройство контроля уровня сигнала фазочувствительного датчика содержит (фиг. 1):

К_вх входная клемма;

К_т клемма тактового сигнала;

1. Делитель опорного напряжения;

2. Первый пороговый элемент;

3. Второй пороговый элемент;

4. Инвертор;

5. Делитель частоты на два;

6. Первый элемент совпадения;

7. Второй элемент совпадения;

8. Третий элемент совпадения;

9. Четвертый элемент совпадения;

10. Первый триггер;

11. Второй триггер;

12. Третий триггер;

13. Четвертый триггер;

14. Пятый триггер;

15. Шестой триггер;

16. Седьмой триггер;

17. Восьмой триггер;

18. Первый элемент ИЛИ;

19. Исполнительный орган;

20. Второй элемент ИЛИ.

Элементы на схеме устройства контроля уровня сигнала фазочувствительного датчика имеют следующие связи:

Первый и второй выходы делителя опорного напряжения (1) подключены к первым входам первого (2) и второго (3) пороговых элементов, вторые входы которых соединены с входной клеммой (К_вх) устройства. Выход первого порогового элемента (2) соединен с первыми входами первого (6) и второго (7) элементов совпадения, а выход второго порогового элемента (3) соединен с первыми входами третьего (8) и четвертого (9) элементов совпадения. Входы инвертора (4), делителя частоты на два (5) и вторые входы первого (6) и третьего (8) элементов совпадения подключены к клемме тактового сигнала (К_т). Вторые входы второго (7) и четвертого (9) элементов совпадения подключены к выходу инвертора (4). Выход первого элемента совпадения (6) соединен с входами синхронизации первого (10) и второго (11) триггеров, выход второго элемента совпадения (7) соединен с входами синхронизации седьмого (16) и восьмого (17) триггеров, выход третьего элемента совпадения (8) соединен с входами синхронизации третьего (12) и четвертого (13) триггеров, выход четвертого элемента совпадения (9) соединен с входами синхронизации пятого (14) и шестого (15) триггеров. На установочные входы первого (10), второго (11), третьего (12) и четвертого (13) триггеров подается сигнал логической единицы, а их выходы соединены с установочными входами пятого (14), шестого (15), седьмого (16) и восьмого (17) триггеров соответственно. Входы сброса первого (10), третьего (12), пятого (14) и седьмого (16) триггеров соединены с прямым выходом делителя частоты на два (5), инверсный выход которого соединен с входами сброса второго (11), четвертого (13), шестого (15) и восьмого (17) триггеров. Выходы пятого (14) и шестого (15) триггеров соединены соответственно с первым и вторым входами первого элемента ИЛИ (18) и исполнительного органа (19). Выходы седьмого (16) и восьмого (17) триггеров соединены соответственно с первым и вторым входами второго элемента ИЛИ (20), а также с третьим и четвертым входами исполнительного органа (19), выход которого является выходом устройства. Выходы первого (18) и второго (20) элементов ИЛИ являются дополнительными выходами устройства.

Триггеры устройства образуют четыре пары, осуществляющие селекцию уровня сигнала:

- первый (10) и пятый (14) триггеры - первая пара триггеров;

- второй (11) и шестой (15) триггеры - вторая пара триггеров;

- третий (12) и седьмой (16) триггеры - третья пара триггеров;

- четвертый (13) и восьмой (17) триггеры - четвертая пара триггеров.

Устройство работает следующим образом (фиг. 2).

Контролируемый переменный сигнал U_вх с фазой 0° (U_вх⁰) или с фазой 180° (U_вх¹⁸⁰) и с частотой f_s подается на первый (2) и второй (3) пороговые элементы, в которых производится сравнение с пороговыми напряжениями, поступающими с делителя опорного напряжения (1).

В первом полупериоде сигнал U_вх⁰ сравнивается со значением верхнего порогового уровня U_п1, а во втором полупериоде - нижнего U_п2, a U_вх¹⁸⁰, наоборот, в первом полупериоде сравнивается с пороговым напряжением нижнего уровня U_п2, а во втором - верхнего U_п1. Значения U_п1 и U_п2 выбираются из условия допустимых уровней в положительном и отрицательном полупериодах сигнала U_вх.

При U_п1>U_вх>U_п2 на выходах первого (2) и второго (3) пороговых элементов, а также первого (6), второго (7), третьего (8) и четвертого (9) элементов совпадения будет сигнал логического «0».

На клемму тактового сигнала (К_т) подаются прямоугольные тактовые импульсы с частотой ft=fs, которые являются синфазными с U_вх⁰ и противофазными к U_вх¹⁸⁰. Они поступают на входы инвертора (4), делителя частоты на два (5), первого (6) и третьего (8) элементов совпадения. В первом полупериоде f_t равен логической «1», а во втором полупериоде - логическому «0». Инвертор (4) преобразует входную логическую «1» в «0», а логический «0» в «1». Выходной сигнал инвертора поступает на входы второго (7) и четвертого (9) элементов совпадения.

Таким образом, первый (6) и четвертый (9) элементы совпадения реагируют на сигнал U_вх⁰ и управляют первой и второй парами триггеров, а второй (7) и третий (8) - на сигнал U_вх¹⁸⁰ и управляют третьей и четвертой парой триггеров.

На установочные входы первого (10), второго (11), третьего (12) и четвертого (13) триггеров постоянно подается сигнал логической «1».

Через период U_вх делитель частоты на два (5) формирует сигнал логической «1» на прямом выходе, который по входам сброса устанавливает в исходное состояние первую и третью пары триггеров, подготавливая их к приему информации со схем совпадения. На инверсном выходе в это время будет сигнал логического «0», разрешающий работу второй и четвертой парам триггеров. В следующий период U_вх на прямом выходе делителя частоты на два (5) устанавливается логический «0», разрешающий работу первой и третьей парам триггеров, а логическая «1» на инверсном выходе сбрасывает в исходное состояние вторую и четвертую пары триггеров.

Благодаря такому построению схемы исполнительный орган (четырехвходовый элемент ИЛИ) выдает сигнал логической «1» при превышении напряжением U_вх порогового уровня в каждом периоде входного сигнала, обеспечивая тем самым высокое быстродействие устройства.

Воздействие знакопостоянной или низкочастотной импульсной помехи может привести к переключению триггеров лишь в одном из полупериодов U_вх и поэтому не окажет влияния на выходные сигналы пятого (14), шестого (15), седьмого (16) и восьмого (17) триггеров. Благодаря этому достигается помехоустойчивость устройства.

Первый (18) и второй (20) двухвходовые элементы ИЛИ при этом формируют сигналы о фазе U_вх. Логическая «1» на выходе первого элемента ИЛИ (18) свидетельствует о том, что фаза U_вх равна 0°, а сигнал логической «1» с выхода второго элемента ИЛИ (20) свидетельствует о том, что фаза U_вх равна 180°.

Прохождение сигналов при U_вх⁰ (Фиг. 2).

В первом периоде U_вх сигнал f_t, при помощи делителя частоты на два (5) устанавливает логический «0» на входах сброса второй и четвертой пар триггеров, что позволяет им принимать информацию, при этом на входах сброса первой и третьей пар триггеров действует логическая «1», что закрывает их для приема информации.

Если с входной клеммы (К_вх) поступает сигнал U_вх⁰ и его амплитуда превысит в положительный полупериод значение U_п1, то первый пороговый элемент (2) установит логическую «1» на первом входе первого элемента совпадения (6), который при наличии логической «1» на первом и втором входах установит логическую «1» на входе синхронизации второго триггера (11). Наличие логической «1» на установочном входе и входе синхронизации второго триггера (11) переведет его выход и установочный вход шестого триггера (15) в состояние логической «1».

Если во втором полупериоде амплитуда U_вх⁰ достигнет нижнего уровня U_п2, то второй пороговый элемент (3) установит логическую «1» на первом входе четвертого элемента совпадения (9), который при наличии логической «1» с выхода инвертора на втором входе сформирует логическую «1» на входе синхронизации шестого триггера (15), вследствие чего выход триггера (15) перейдет в состояние логической «1» и активизирует первый элемент ИЛИ (18) и исполнительный орган (19).

Если превышения допустимых значений U_п1 и U_п2, не было или было превышено только одно из них, то первый элемент ИЛИ (18) и исполнительный орган (19) не активируются и начнется анализ сигнала U_вх⁰ в следующем периоде.

В следующем периоде U_вх⁰ сигнал f_t, поступающий на вход блока делителя частоты на два (5), устанавливает логический «0» на входах сброса первой и третьей пар триггеров, что позволяет им принимать информацию, при этом на входы сброса второй и четвертой пар триггеров поступит логическая «1», что закроет их для приема информации. При этом работа устройства будет идентична предыдущему периоду, но сигналы с первого (6) и четвертого (9) элементов совпадения будут проходить через первую пару триггеров.

Таким образом, если в первом и втором полупериодах было зафиксировано превышение допустимых значений сигналов U_п1 и U_п2, то на установочном входе и входе синхронизации пятого триггера (14) установятся логические «1», что приведет к активации первого элемента ИЛИ (18) и исполнительного органа (19). Если превышения допустимых значений U_п1 и U_п2 не было зафиксировано или было превышено только одно из них, то на выходе пятого триггера (14) останется логический «0», первый элемент ИЛИ (18) и исполнительный орган (19) не активируются и начнется анализ сигнала U_вх в следующем периоде.

Прохождение сигналов при U_вх¹⁸⁰ (Фиг. 2).

В первом периоде U_вх делитель частоты на два (5) под действием сигнала f_t устанавливает логический «0» на входах сброса первой и третьей пар триггеров, что позволяет им принимать информацию, при этом на входы сброса второй и четвертой пар триггеров поступает логическая «1», что закрывает их для приема информации.

Если амплитуда сигнала U_вх¹⁸⁰ на входной клемме (К_вх) возрастет и достигнет нижнего значения U_п2, то второй пороговый элемент (3) сформирует логическую «1» на первом входе третьего элемента совпадения (8), который при наличии логической «1» на первом и втором входах установит логическую «1» на входе синхронизации третьего триггера (12). Наличие логической «1» на установочном входе и входе синхронизации третьего триггера (12) переведет его выход и установочный вход седьмого триггера (16) в состояние логической «1».

В следующем полупериоде на выходе инвертора (4) устанавливается логическая «1», которая поступает на второй вход второго элемента совпадения (7).

Если в этот полупериод амплитуда U_вх¹⁸⁰ превысит верхнее значение U_п1, то первый пороговый элемент (2) сформирует логическую «1» на первом входе второго элемента совпадения (7), который при наличии логической «1» на первом и втором входах установит логическую «1» на входе синхронизации седьмого триггера (16), что приведет к активации второго элемента ИЛИ (20) и исполнительного органа (19).

Если превышения допустимых значений U_п2 и U_п1 не было зафиксировано или было превышено только одно из них, то на выходе седьмого триггера (16) остается логический «0», второй элемент ИЛИ (20) и исполнительный орган (19) не активируются и начнется анализ сигнала U_вх в следующем периоде.

В следующем периоде сигнала U_вх¹⁸⁰ делитель частоты на два (5) устанавливает логический «0» на входах сброса второй и четвертой пар триггеров, что позволяет им принимать информацию, при этом на входы сброса первой и третьей пар триггеров поступает логическая «1», что закрывает их для приема информации. В результате этого работа устройства будет аналогична предыдущему периоду, но сигналы со второго (7) и третьего (8) элементов совпадения будут проходить через четвертую пару триггеров.

Таким образом, если в первом и втором полупериодах было зафиксировано превышение допустимых значений сигналов U_п2 и U_п1, то на установочном входе, входе синхронизации и выходе восьмого триггера (17) установятся логические «1», что приведет к активации второго элемента ИЛИ (20) и исполнительного органа (19). Если превышения допустимых значений U_п2 и U_п1 не было зафиксировано или было превышено только одно из них, то на выходе восьмого триггера (17) остается логический «0», второй элемент ИЛИ (20) и исполнительный орган (19) не активируется и начинается анализ сигнала U_вх в следующем периоде.

Техническим результатом изобретения является возможность порогового контроля уровня сигналов с разными фазами (0° или 180°) относительно тактового напряжения при высокой помехоустойчивости устройства, выражающейся в его защите от ложных срабатываний при воздействии низкочастотных и знакопостоянных импульсных помех.

Технический результат достигается тем, что в устройство контроля уровня сигнала фазочувствительного датчика, содержащее делитель опорного напряжения (1), выходы которого подключены к первым входам первого (2) и второго (3) пороговых элементов, которые соединены вторыми входами с входной клеммой (К_вх) устройства, первый (10) и пятый (14) триггеры и исполнительный орган (19), введены инвертор (4), делитель частоты на два (5), первый (6), второй (7), третий (8) и четвертый (9) элементы совпадения, второй (11), третий (12), четвертый (13), шестой (15), седьмой (16) и восьмой (17) триггеры, первый (18) и второй (20) элементы ИЛИ, причем выход первого порогового элемента (2) соединен с входами первого (6) и второго (7) элементов совпадения, а выход второго (3) порогового элемента соединен с входами третьего (8) и четвертого (9) элементов совпадения, второй вход первого (6) и третьего (8) элементов совпадения, входы инвертора (4) и делителя частоты на два (5) соединены с клеммой тактового напряжения (К_т), выход инвертора (4) соединен со вторыми входами второго (7) и четвертого (9) элементов совпадения, на установочные входы первого (10), второго (11), третьего (12) и четвертого (13) триггеров подается сигнал логической единицы, входы синхронизации первого (10) и второго (11) триггеров соединены с выходом первого элемента совпадения (6), входы синхронизации третьего (12) и четвертого (13) триггеров соединены с выходом третьего элемента совпадения (8), выходы первого (10) и второго (11) триггеров соединены с установочными входами пятого (14) и шестого (15) триггеров соответственно, входы синхронизации которых соединены с выходом четвертого элемента совпадения (9), выходы третьего (12) и четвертого (13) триггеров соединены с установочными входами седьмого (16) и восьмого (17) триггеров соответственно, входы синхронизации которых соединены с выходом второго элемента совпадения (7), прямой выход делителя частоты на два (5) соединен с входами сброса первого (10), третьего (12), пятого (14) и седьмого (16) триггеров, а его инверсный выход соединен с входами сброса второго (11), четвертого (13), шестого (15) и восьмого (17) триггеров, выходы пятого (14) и шестого (15) триггеров соединены с входами первого элемента ИЛИ (18) и исполнительного органа (19), выходы седьмого (16) и восьмого (17) триггеров соединены с входами исполнительного органа (19) и второго элемента ИЛИ (20), выход исполнительного органа (19) является основным, а первого (18) и второго (20) элементов ИЛИ - дополнительными выходами устройства.