Результат интеллектуальной деятельности: ТОКОВЫЙ ПОРОГОВЫЙ ПАРАЛЛЕЛЬНЫЙ ТРОИЧНЫЙ КОМПАРАТОР

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.

В различных вычислительных и управляющих системах широко используются компараторы, реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами. Для применения многозначных логических функций и соответствующих им многозначных логических элементов, частным случаем которых являются булевы двоичные функции, требуются преобразователи произвольных сигналов в стандартные k-значные сигналы.

В патенте [15], статьях [16-17], а также монографиях [18-19] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I₀. Заявляемое устройство «Токовый пороговый параллельный троичный компаратор» относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте RU 2712412 («Токовый пороговый логический элемент «Равнозначность», МПК H03K 19/013, H03K 19/017, 2020 г.). Он содержит (фиг. 1) вход 1 и выход 2 устройства, первый 3 и второй 4 входные транзисторы с объединёнными базами, которые подключены к первому 5 источнику напряжения смещения, эмиттеры первого 3 и третьего 6 входных транзисторов соединены друг с другом, третий 6 и четвертый 7 входные транзисторы другого типа проводимости с объединёнными базами, которые подключены ко второму 8 источнику напряжения смещения, эмиттеры второго 4 и четвертого 7 входных транзисторов соединены друг с другом, первое 9 токовое зеркало, согласованное с первой 10 шиной источника питания, выход которого подключен к выходу 2 устройства, второе 11 токовое зеркало, согласованное со второй 12 шиной источника питания, вход которого подключен ко входу 1 устройства, коллекторы первого 3 и второго 4 входных транзисторов подключены ко второй 12 шине источника питания, первый 13 выход второго 11 токового зеркала связан с первой 10 шиной источника питания через первый 14 источник опорного тока, второй 15 выход второго 11 токового зеркала согласован с первой 10 шиной источника питания через второй 16 источник опорного тока, пятый 17 и шестой 18 входные транзисторы, эмиттеры которых объединены и связаны со второй 12 шиной источника питания через третий 19 источник опорного тока, коллектор пятого 17 входного транзистора подключен ко входу первого 9 токового зеркала, коллектор шестого 18 входного транзистора связан с первой 10 шиной источника питания, коллекторы третьего 6, четвертого 7 и шестого 18 входных транзисторов соединены с первой 10 шиной источника питания, седьмой 20 и восьмой 21 входные транзисторы, эмиттеры которых объединены и связаны со второй 12 шиной источника питания через четвертый 22 источник опорного тока, третий 23 и четвертый 24 источники напряжения смещения.

Существенный недостаток известного логического элемента состоит в том, что он не предоставляет возможность работы с многозначными токовыми пороговыми сигналами, что в конечном итоге приводит к снижению его быстродействия. Это не позволяет создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов. Применение многозначных пороговых функций и соответствующих им пороговых элементов, кроме реализации заданной логической функции, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.

Основная задача предлагаемого изобретения состоит в создании токового порогового параллельного троичного компаратора, в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [18-19].

Поставленная задача решается тем, что в логическом элементе (фиг.1), содержащем вход 1 и выход 2 устройства, первый 3 и второй 4 входные транзисторы с объединёнными базами, которые подключены к первому 5 источнику напряжения смещения, эмиттеры первого 3 и третьего 6 входных транзисторов соединены друг с другом, третий 6 и четвертый 7 входные транзисторы другого типа проводимости с объединёнными базами, которые подключены ко второму 8 источнику напряжения смещения, эмиттеры второго 4 и четвертого 7 входных транзисторов соединены друг с другом, первое 9 токовое зеркало, согласованное с первой 10 шиной источника питания, выход которого подключен к выходу 2 устройства, второе 11 токовое зеркало, согласованное со второй 12 шиной источника питания, вход которого подключен ко входу 1 устройства, коллекторы первого 3 и второго 4 входных транзисторов подключены ко второй 12 шине источника питания, первый 13 выход второго 11 токового зеркала связан с первой 10 шиной источника питания через первый 14 источник опорного тока, второй 15 выход второго 11 токового зеркала согласован с первой 10 шиной источника питания через второй 16 источник опорного тока, пятый 17 и шестой 18 входные транзисторы, эмиттеры которых объединены и связаны со второй 12 шиной источника питания через третий 19 источник опорного тока, коллектор пятого 17 входного транзистора подключен ко входу первого 9 токового зеркала, коллектор шестого 18 входного транзистора связан с первой 10 шиной источника питания, коллекторы третьего 6, четвертого 7 и шестого 18 входных транзисторов соединены с первой 10 шиной источника питания, седьмой 20 и восьмой 21 входные транзисторы, эмиттеры которых объединены и связаны со второй 12 шиной источника питания через четвертый 22 источник опорного тока, третий 23 и четвертый 24 источники напряжения смещения, предусмотрены новые элементы и связи – база пятого 17 входного транзистора подключена к третьему 23 источнику напряжения смещения, база шестого 18 входного транзистора подключена к объединённым эмиттерам первого 3 и третьего 6 входных транзисторов, а также соединена с первым 13 выходом второго 11 токового зеркала, база седьмого 20 входного транзистора подключена к четвертому 24 источнику напряжения смещения, коллектор седьмого 20 входного транзистора соединён со входом первого 9 токового зеркала, база восьмого 21 входного транзистора подключена к объединённым эмиттерам второго 4 и четвертого 7 входных транзисторов, а также соединена со вторым 15 выходом второго 11 токового зеркала, коллектор восьмого 21 входного транзистора согласован с первой 10 шиной источника питания.

На чертеже фиг. 1 показана схема прототипа, а на чертеже фиг. 2 –схема заявляемого токового порогового параллельного троичного компаратора на биполярных транзисторах в соответствии с п.1 формулы изобретения.

На чертеже фиг. 3 изображена схема заявляемого устройства на полевых транзисторах в соответствии с п. 2 формулы изобретения.

На чертеже фиг. 4 представлена схема токового порогового параллельного троичного компаратора фиг. 2 в среде компьютерного моделирования Micro-Cap на моделях полевых транзисторов.

На чертеже фиг. 5 приведены осциллограммы входных и выходных сигналов схемы троичного компаратора фиг. 3.

Токовый пороговый параллельный троичный компаратор фиг. 2 содержит вход 1 и выход 2 устройства, первый 3 и второй 4 входные транзисторы с объединёнными базами, которые подключены к первому 5 источнику напряжения смещения, эмиттеры первого 3 и третьего 6 входных транзисторов соединены друг с другом, третий 6 и четвертый 7 входные транзисторы другого типа проводимости с объединёнными базами, которые подключены ко второму 8 источнику напряжения смещения, эмиттеры второго 4 и четвертого 7 входных транзисторов соединены друг с другом, первое 9 токовое зеркало, согласованное с первой 10 шиной источника питания, выход которого подключен к выходу 2 устройства, второе 11 токовое зеркало, согласованное со второй 12 шиной источника питания, вход которого подключен ко входу 1 устройства, коллекторы первого 3 и второго 4 входных транзисторов подключены ко второй 12 шине источника питания, первый 13 выход второго 11 токового зеркала связан с первой 10 шиной источника питания через первый 14 источник опорного тока, второй 15 выход второго 11 токового зеркала согласован с первой 10 шиной источника питания через второй 16 источник опорного тока, пятый 17 и шестой 18 входные транзисторы, эмиттеры которых объединены и связаны со второй 12 шиной источника питания через третий 19 источник опорного тока, коллектор пятого 17 входного транзистора подключен ко входу первого 9 токового зеркала, коллектор шестого 18 входного транзистора связан с первой 10 шиной источника питания, коллекторы третьего 6, четвертого 7 и шестого 18 входных транзисторов соединены с первой 10 шиной источника питания, седьмой 20 и восьмой 21 входные транзисторы, эмиттеры которых объединены и связаны со второй 12 шиной источника питания через четвертый 22 источник опорного тока, третий 23 и четвертый 24 источники напряжения смещения. База пятого 17 входного транзистора подключена к третьему 23 источнику напряжения смещения, база шестого 18 входного транзистора подключена к объединённым эмиттерам первого 3 и третьего 6 входных транзисторов, а также соединена с первым 13 выходом второго 11 токового зеркала, база седьмого 20 входного транзистора подключена к четвертому 24 источнику напряжения смещения, коллектор седьмого 20 входного транзистора соединён со входом первого 9 токового зеркала, база восьмого 21 входного транзистора подключена к объединённым эмиттерам второго 4 и четвертого 7 входных транзисторов, а также соединена со вторым 15 выходом второго 11 токового зеркала, коллектор восьмого 21 входного транзистора согласован с первой 10 шиной источника питания.

На чертеже фиг. 3, в соответствии с п. 2 формулы изобретения, в качестве первого 3, второго 4, третьего 6, четвертого 7, пятого 17, шестого 18, седьмого 20 и восьмого 21 входных транзисторов используются полевые транзисторы, причём исток каждого из полевых транзисторов соответствует эмиттеру, затвор – базе, а сток – коллектору биполярного транзистора [20].

Рассмотрим работу предлагаемой схемы ЛЭ фиг.2.

Троичный компаратор на основе пороговых функций может быть реализован с применением следующего выражения:

y = (x > 0,5) + (x > 1,5), (1)

ратор (фиг. 2) предназначен для преобразования произвольного сигнала x в троичный сигнал со стандартными логическими уровнями 0, I_0, 2I₀ причём граница между уровнями установлена 0,5I₀ .

Входная переменная «x₁» в виде сигнала втекающего тока поступает на первый 1 вход устройства и далее на вход второго 11 токового зеркала. Выходной сигнал с первого 13 выхода второго 11 токового зеркала подается на объединённые эмиттеры первого 3 и третьего 6 входных транзисторов, а также на базу шестого 18 входного транзистора, где вычитается втекающий ток первого 14 источника опорного тока. Режимы работы первого 3 и третьего 6 входных транзисторов задаются значениями напряжений первого 5 и второго 8 источников напряжения смещения. Пятый 17 и шестой 18 входные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу шестого 18 входного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной  x₁ c пороговым уровнем 0,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При положительной разности сигналов x₁ – 0,5 ток третьего 19 источника опорного тока через коллектор пятого 17 входного транзистора в виде кванта тока подается на вход первого 9 токового зеркала. Выходной сигнал со второго 15 выхода второго 11 токового зеркала подается на объединённые эмиттеры второго 4 и четвертого 7 входных транзисторов, а также на базу восьмого 21 входного транзистора, где вычитается втекающий ток второго 16 источника опорного тока. Режимы работы второго 4 и четвертого 7 входных транзисторов задаются значениями напряжений первого 5 и второго 8 источников напряжения смещения. Седьмой 20 и восьмой 21 входные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу восьмого 21 входного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной  x1 c пороговым уровнем 1,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При положительной разности сигналов x₁ – 1,5 ток четвертого 19 источника опорного тока через коллектор седьмого 20 входного транзистора в виде кванта тока подается на первое 9 токовое зеркало, где суммируется с квантом тока с коллектора пятого 17 входного транзистора и преобразуется в равный ему втекающий ток, а затем передаётся на выход 3 устройства. Таким образом, в диапазоне изменения входного сигнала 0 – 0,5I₀ выходной сигнал имеет уровень 0, в диапазоне изменения входного сигнала 0,5I₀ – 1,5I₀ выходной сигнал – I₀ , при входном сигнале >1,5I₀ выходной сигнал – 2I₀ .

В схеме на фиг. 3 двухполюсник 25 служит для обнаружения наличия кванта тока в выходной цепи в процессе экспериментальных исследований.

Показанные на фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение токового порогового параллельного троичного компаратора характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 5.742.154, 1998 г.

2. Патентная заявка US 2007/0018694, 2007 г.

3. Патент US 6.414.519, 2002 г.

4. Патент US 6.566.912, 2003 г.

5. Патент US 6.700.413, 2004 г.

6. Патентная заявка US 2004/0263210, 2004 г.

7. Патент US 6.680.625, 2004 г.

8. Патент SU 1621164, 1991 г.

9. Патент US 6.573.758, 2003 г.

10. Патент US 5.155.387, 1992 г.

11. Патент US 4.713.790, 1987 г.

12. Патент US 5.608.741, 1997 г.

13. Патент US 4.185.210, fig.2, 1980 г.

14. Патент US 3.040.192, fig.1. 1962 г.

15. Патент RU 2712412, fig.2, 2020 г.

16. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.

17. Токовые цифровые логические элементы и IP-модули для задач автоматического управления и контроля ядерными объектами / Н.В. Бутырлагин, Н.И. Чернов, Н.Н. Прокопенко, А.В. Бугакова // Глобальная ядерная безопасность МИФИ, 2019, № 1, С. 74-89.

18. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. – Таганрог: ТРТУ, 2001. – 147с.

19. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. – ТРТУ, 2004г., 118с.

20. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. - Изд. 2-е. - М.: Издательство БИНОМ 2014. - с. 126.