Результат интеллектуальной деятельности: СВЕРХБЫСТРОДЕЙСТВУЮЩИЙ ПАРАЛЛЕЛЬНЫЙ ДИФФЕРЕНЦИАЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Предлагаемое изобретение относится к области измерительной и вычислительной техники, радиотехники, связи и может использоваться в структуре различных устройств обработки аналоговой информации, измерительных приборах, системах телекоммуникаций и т.п.

В современной технике широкое применение находят параллельные аналого-цифровые преобразователи (АЦП), обеспечивающие наибольшую скорость преобразования аналоговых сигналов (u_вх) в цифровые сигналы [1-27]. С повышением частоты входного напряжения u_вх в таких микроэлектронных АЦП возникают существенные погрешности преобразования, обусловленные влиянием паразитных конденсаторов, образуемых емкостями на подложку активных и пассивных компонентов [28-29]. Дальнейшее повышение быстродействия параллельных АЦП - одна из проблем современной информационно-измерительной техники, решение которой позволит осуществить практическую реализацию новых систем связи и телекоммуникаций с более высокими качественными показателями.

Наиболее близким по технической сущности заявляемому устройству является параллельный АЦП, описанный в патенте US 7.394.420 fig.3. Анализу его предельного частотного диапазона (f_в.max), а также попыткам увеличения f_в.max за счет оптимизации абсолютных значений R эталонных резисторов, посвящены статьи [28-29], в том числе соавтора настоящей заявки [29].

АЦП-прототип фиг.1 содержит N идентичных по архитектуре секций. Каждая из секций содержит компаратор напряжения 1, первый 2 вход которого соединен с первым 3 источником входного u_вх.1 напряжения u_вх.2 через первый 4 эталонный резистор, а второй 5 вход компаратора 1 подключен ко второму 6 источнику входного противофазного напряжения через второй 7 эталонный резистор, причем первый 2 вход компаратора 1 связан с первым 8 источником опорного тока и первым 9 паразитным конденсатором, второй 5 вход компаратора 1 связан со вторым 10 источником опорного тока и вторым 11 паразитным конденсатором

Существенный недостаток АЦП-прототипа (фиг.1), фрагменты которого также показаны на чертежах фиг.2, фиг.3, состоит в том, что его частотный диапазон преобразования входных аналоговых сигналов в цифру (даже при реализации на сверхвысокочастотных транзисторах с f_max=200 ГГц техпроцесса SGB25H1, IHP, Германия [28,29]) ограничен из-за уменьшения на высоких частотах коэффициента передачи сигнала со входов АЦП до входов компараторов.

Основная задача предлагаемого изобретения состоит в расширении в несколько раз частотного диапазона обрабатываемых сигналов АЦП за счет снижения погрешности передачи входных дифференциальных напряжений ко входам компараторов 1.

Поставленная задача достигается тем, что в сверхбыстродействующем параллельном дифференциальном аналого-цифровом преобразователе (фиг.1-3), каждая из N-секций которого, фиг.3, содержит компаратор напряжения 1, первый 2 вход которого соединен с первым 3 источником входного напряжения через первый 4 эталонный резистор, а второй 5 вход компаратора 1 подключен ко второму 6 источнику входного противофазного напряжения через второй 7 эталонный резистор, причем первый 2 вход компаратора 1 связан с первым 8 источником опорного тока и первым 9 паразитным конденсатором, второй 5 вход компаратора 1 связан со вторым 10 источником опорного тока и вторым 11 паразитным конденсатором, предусмотрены новые элементы и связи - первый 8 источник опорного тока выполнен в виде первого 12 биполярного транзистора, коллектор которого является выходом первого 8 источника опорного тока, база подключена к источнику вспомогательного напряжения 13, а эмиттер через первый 14 дополнительный токостабилизирующий двухполюсник связан с шиной источника питания 15, причем между первым 3 источником входного напряжения и эмиттером первого 12 биполярного транзистора включен первый 16 дополнительный конденсатор.

На фиг.1 приведена схема АЦП-прототипа, который содержит N-параллельно включенных секций с одинаковой архитектурой, но разными абсолютными значениями сопротивлений эталонных резисторов 4 (7) и токов I₀₈ источников опорных токов 8 (10).

На фиг.2 представлена схема фиг.1, в которой в каждой из N идентичных по архитектуре секций показаны выходные транзисторы источников опорного тока 8 и 10, имеющие емкость на подложку (С_п) и емкость коллектор-база (С_кб). Таким образом, паразитные емкости 9 и 11 в схеме фиг.2 определяется выходной емкостью транзисторов источников опорного тока 8 и 10 и входными емкостями компаратора 1.

На фиг.3 приведена упрощенная схема одной из секции АЦП фиг.2, соответствующая АЦП-прототипу.

На фиг.4 показана схема одной секции предлагаемого АЦП, соответствующая пп.1, 2 формулы изобретения.

На фиг.5 представлена схема шестиразрядного АЦП-прототипа фиг.1 в среде Cadence на моделях SiGe интегральных транзисторов.

На фиг.6 приведена в среде Cadence схема шестиразрядного заявляемого АЦП на основе секции фиг.4 на моделях SiGe интегральных транзисторов, соответствующая пп.1, 2 формулы изобретения.

На фиг.7 приведена логарифмическая амплитудно-частотная характеристика коэффициента передачи по напряжению со входа устройства ко входам компаратора №2 аналоговой части секции заявляемого АЦП фиг.6 при разных значениях емкостей дополнительных конденсаторов С_к=С16=С21. Из данного графика следует, что диапазон рабочих частот аналоговой части секции АЦП при С_к=0,25 пФ расширяется с 11,57 ГГц до 75,0 ГГц.

На фиг.8 приведена схема шестиразрядного заявляемого АЦП на основе секции фиг.4 в среде Cadence на моделях SiGe интегральных транзисторов, соответствующая п.3 формулы изобретения, когда последовательно с дополнительными конденсаторами 16, 21 включены корректирующие резисторы 22 и 23.

На фиг.9 показана логарифмическая амплитудно-частотная характеристика коэффициента передачи по напряжению к дифференциальному входу компаратора №2 аналоговой части секции АЦП фиг.8, которая показывает, что за счет введения резисторов 22 и 23 можно добиться дальнейшего расширения диапазона рабочих частот аналоговой секции АЦП.

Сверхбыстродействующий параллельный дифференциальный аналого-цифровой преобразователь фиг.4 содержит n идентичных по архитектуре секций. Каждая из секций содержит компаратор напряжения 1, первый 2 вход которого соединен с первым 3 источником входного напряжения через первый 4 эталонный резистор, а второй 5 вход компаратора 1 подключен ко второму 6 источнику входного противофазного напряжения через второй 7 эталонный резистор, причем первый 2 вход компаратора 1 связан с первым 8 источником опорного тока и первым 9 паразитным конденсатором, второй 5 вход компаратора 1 связан со вторым 10 источником опорного тока и вторым 11 паразитным конденсатором. Первый 8 источник опорного тока выполнен в виде первого 12 биполярного транзистора, коллектор которого является выходом первого 8 источника опорного тока, база подключена к источнику вспомогательного напряжения 13, а эмиттер через первый 14 дополнительный токостабилизирующий двухполюсник связан с шиной источника питания 15, причем между первым 3 источником входного напряжения и эмиттером первого 12 биполярного транзистора включен первый 16 дополнительный конденсатор.

На фиг.4, в соответствии с п.2 формулы изобретения, второй 10 источник опорного тока выполнен в виде второго 17 биполярного транзистора, коллектор которого является выходом второго 10 источника опорного тока, база подключена к источнику вспомогательного напряжения 18, а эмиттер через второй 19 дополнительный токостабилизирующий двухполюсник связан с шиной источника питания 20, причем между вторым 6 источником входного напряжения и эмиттером второго 17 биполярного транзистора включен второй 21 дополнительный конденсатор.

На фиг.8, в соответствии с п.3 формулы изобретения, последовательно с первым 16 дополнительным конденсатором включен первый 22 корректирующий резистор. Кроме этого, на фиг.8, в соответствии с п.4 формулы изобретения, последовательно со вторым 21 дополнительным конденсатором включен второй 23 корректирующий резистор.

Практические схемы АЦП фиг.5, 6, 8 имеют параллельную архитектуру (flash ADC) и содержат 64 секции и 32 компаратора, что соответствует 6 разрядам АЦП.

Схемы АЦП фиг.5, 6, 8 представляют собой входной дифференциальный буфер на двух биполярных npn-транзисторах Q₂, Q₁. В эмиттер каждого из транзисторов включены 64 параллельных канала (6-бит), представляющих собой последовательно включенные эталонные резисторы (4, 7) и источники опорного тока (8, 10), а также компаратор 1, что образует два блока для обработки дифференциального входного сигнала (V₀, V₂). Выходы компараторов подключаются к логическому блоку АЦП, формирующему в результате обработки состояний выходных токов компараторов цифровой эквивалент входного синусоидального сигнала.

Более подробно схемы АЦП фиг.5, 6 описаны в статьях [28, 29].

Рассмотрим работу аналоговой секции устройства фиг.4, включающей эталонные резисторы 4, 7 и источники опорного тока 8, 10.

В АЦП-прототипе фиг.1-3 быстродействие аналоговой части (ее частотный диапазон f_в.max) определяется паразитными емкостями 9 и 11. Практически верхняя граничная частота по уровню -1 дБ АЦП-прототипа не превышает 10-11 ГГц (фиг.7, С_к=0), в то время как быстродействие компаратора 1, реализованного на СВЧ SiGe транзисторах [28, 29] с f_т=200 ГГц, позволяет работать в более широком частотном диапазоне.

В заявляемом устройстве за счет введения дополнительных конденсаторов 16 и 21 диапазон рабочих частот аналоговой части секции АЦП расширяется в 5-6 раз (фиг.7). Это позволяет обеспечить аналого-цифровое преобразование более высокочастотных сигналов.

Введение последовательно с дополнительными конденсаторами 16 и 21 корректирующих резисторов 22 и 23 (фиг.8) позволяет оптимизировать неравномерность амплитудно-частотной характеристики аналоговой части секции АЦП, что создает условия для дальнейшего расширения частотного диапазона (фиг.9).

Таким образом, заявляемое устройство характеризуется существенными преимуществами в сравнении с прототипом по частотному диапазону обрабатываемых сигналов.

Источники информации

1. Патент US 6.437.724 fig.4.

2. Патент US 6.882.294.

3. Патент US 4.229.729 fig.1.

4. Патент US 4.058.806 fig.2a.

5. Патент US 4.831.379 fig.8.

6. Патент US 5.598.161 fig.9.

7. Патентная заявка US 2010/0231430 fig.11.

8. Патент US 4.912.469 fig.5, fig.6.

9. Патент US 6.437.724 fig.4.

10. Патент US 5.175.550 fig.2.

11. Патент US 6.847.320 fig.2.

12. Патент US 6.882.294 fig.3.

13. Патент DE 2009/002062 fig.3.

14. Патент US 5.307.067 fig.1.

15. Патент US 4.745.393 fig.1.

16. Патент US 5.204.679 fig.1.

17. Патент US 4.719.447 fig.1.

18. Патент US 4.774.498 fig.13.

19. Патент US 4.768.016 fig.1.

20. Патент US 7.196.649 fig.1.

21. Патент US 4.752.766 fig.5.

22. Патент DE 2009/002062 fig.1.

23. Патент US 5.231.399 fig.2.

24. Патент US 4.578.715 fig.4.

25. Патент US 4.831.379 fig.4.

26. Патентная заявка US 2008/036536.

27. Патент US 4.763.106 fig.1.

28. Y. Borokhovych. 4-bit, 16 GS/s ADC with new Parallel Reference Network / Y. Borokhovych, H. Gustat, C. Scheytt // COMCAS 2009 - 2009 IEEE International Conference on Microwaves, Communications, Antennas and Electronic Systems.

29. Серебряков А.И. Метод повышения быстродействия параллельных АЦП / А.И. Серебряков, Е.Б. Борохович // Твердотельная электроника. Сложные функциональные блоки РЭА: Материалы научно-технической конференции. - М.: МНТОРЭС им. А.С. Попова, 2012. - С.150-155.