ТРЕХКАНАЛЬНАЯ РЕЗЕРВИРОВАННАЯ УПРАВЛЯЮЩАЯ СИСТЕМА

Изобретение относится к области вычислительной техники и может использоваться при построении высоконадежных вычислительных управляющих систем, предназначенных для приема информации от абонентов, обработку принятой информации и выдачу результирующей информации абоненту.

Известна информационно-управляющая система [1], которая содержит объединенные соответствующими связями три электронно-вычислительные машины, две магистрали информационного обмена локальной сети, шесть адаптеров локальной сети, два устройства отображения графической информации, три ОЗУ, три ПЗУ, клавиатуру, координатно-указательное устройство, три системные интерфейсные магистрали, адаптер устройства отображения графической информации, два адаптера интерфейса ПЗУ, три адаптера резервированного канала.

Недостатком данной информационно-управляющей системы является недостаточная надежность системы.

Известна компьютерная система [2], исправляющая одиночную ошибку, которая содержит первый системный модуль с первым процессором, с шиной первого процессора и первой шиной I/O (входа/выхода), второй системный модуль со вторым процессором, с шиной второго процессора и второй шиной I/O, третий системный модуль с третьим процессором, с шиной третьего процессора и третьей шиной I/O, причем первый модуль системы включает первую память, первый процессор, первый блок управления I/O, первый мост, сравнивающий данные первой процессорной шины с данными второй и третьей процессорных шин, причем первый выход первого модуля соединен с первыми входами второго и третьего модуля, первый выход которого соединен с первым входом первого модуля и вторым входом второго модуля, первый выход которого соединен со вторыми входами первого и третьего модуля, причем в каждом модуле память соединена с процессором, процессор соединен с мостом, мост соединен с блоком управления I/O, выход которого является вторым выходом модуля, причем второй модуль системы включает вторую память, второй процессор, второй блок управления I/O, второй мост, сравнивающий данные второй процессорной шины с данными первой и третьей процессорных шин, причем третий модуль системы включает третью память, третий процессор, третий блок управления I/O, третий мост, сравнивающий данные третьей процессорной шины с данными первой и второй процессорных шин. Описанное устройство как наиболее близкое к предполагаемому принято за прототип и представлено на фиг.1, 2.

Данная система не обеспечивает мажорирование двунаправленных линий и не может работать с мультиплексным каналом.

Задачей изобретения является возможность мажорирования двунаправленных сигналов и введение диагностики с управлением при помощи входных сигналов на срабатывание при рассогласовании входного и выходного сигнала в течение различного количества периодов тактовой частоты системы и по различному фронту управляющих сигналов и расширение функциональных возможностей, за счет введения мультиплексного канала обмена, обеспечивающего обмен информацией с внешними устройствами по дублированной линии передачи информации в соответствии с ГОСТ Р 52070-2003.

Сущность заявляемого изобретения, возможность его осуществления и промышленного использования поясняются чертежами, представленными на фиг.3-4, где:

- на фиг.3 представлена структурная схема трехканальной резервированной управляющей системы;

- на фиг.4 представлена функциональная схема мажоритарного устройства;

- на фиг.5 представлена временная диаграмма записи в память (ОЗУ 2, ПЗУ 14);

- на фиг.6 представлена временная диаграмма чтения из памяти (ОЗУ 2, ПЗУ 14);

- на фиг.7 представлена временная диаграмма формирования сигнала ошибки "64";

- на фиг.8 представлена временная диаграмма запуска процессора.

Указанные преимущества заявляемой системы перед прототипом достигаются за счет того, что в трехканальную резервированную управляющую систему, содержащую первый системный модуль А с первым 1А процессором [3], с шиной первого процессора P-bus и с первой шиной I/O (входа/выхода), второй системный модуль В со вторым 1В процессором, с шиной второго процессора P-bus и со второй шиной I/O (входа/выхода), третий системный модуль C с третьим 1C процессором, с шиной третьего процессора P-bus и с третьей шиной I/O (входа/выхода),причем модуль А системы включает первую 2А память, первый 1А процессор, первое устройство 3А приема и выдачи I/O команд, первую 4А группу мажоритарных элементов, сравнивающих данные первой процессорной шины P-bus с данными второй и третьей процессорных шин модуля В и модуля С соответственно, первый 5А генератор [4], работающий синхронно со вторым 5В генератором модуля В и с третьим 5С генератором модуля С, причем первая группа выходов группы мажоритарных элементов 4А является первой 6А группой выходов модуля А и соединена с первыми 7В и 7С группами входов модуля В и модуля С, первая 6С группа выходов которого соединена с первой 7А группой входов модуля А, соединяющейся с первой группой входов группы мажоритарных элементов 4А, и со второй 8В группой входов модуля В, первая 6В группа выходов которого соединена со вторыми 8С и 8А группами входов модуля С и модуля А, соединяющейся со второй группой входов группы мажоритарных элементов 4А, первый 9А выход с генератора 5А является первым выходом модуля А и соединен с первыми 10В и 10С входами модуля В и модуля С, первый 9С выход которого соединен с первым 10А входом модуля А и вторым 11В входом модуля В, первый 9 В выход которого соединен со вторыми 11С и 11А входами модуля С и модуля А, причем модуль В системы включает вторую 2В память, второй 1В процессор, второе 3В устройство приема и выдачи I/O команд, вторую 4В группу мажоритарных элементов, сравнивающих данные второй процессорной шины P-bus с данными первой и третьей процессорных шин модуля А и модуля С соответственно, второй 5В генератор, работающий синхронно с первым 5А генератором модуля А и с третьим 5С генератором модуля С, причем модуль С системы включает третью 2С память, третий 1C процессор, третье 3С устройство приема и выдачи I/O команд, третью 4С группу мажоритарных элементов, сравнивающих данные третьей процессорной шины P-bus с данными первой и второй процессорных шин модуля А и модуля В, третий 5С генератор, работающий синхронно с первым 5А и вторым 5В генераторами модуля А и модуля В, в каждый модуль А, В, С дополнительно введены первая 12 группа мажоритарных устройств, контроллер функциональных узлов 13 [5], ПЗУ 14, вторая 15 группа мажоритарных устройств, первое 16, второе 17, третье 18, четвертое 19 приемо-передающие устройства [6], первый 20 контроллер мультиплексного канала обмена [7], второй 21 контроллер мультиплексного канала обмена, третья 22 группа мажоритарных устройств, периферийный контроллер 23 [8], буферное ОЗУ 24, четвертая 25 группа мажоритарных устройств, шина Q-bus 26 и шина L-bus 27, которая соединена с первыми группами входов-выходов первого 20 и второго 21 контроллеров мультиплексного канала обмена, с группой входов-выходов буферного ОЗУ 24 и первой группой входов-выходов периферийного контроллера 23, вторая группа входов-выходов которого соединена с первой группой входов-выходов четвертой 25 группы мажоритарных устройств, первая группа выходов которых является второй 28А группой выходов модуля А и соединена с третьими 29В и 29С группами входов модуля В и модуля С, вторая 28С группа выходов которого соединена с третьей 29А группой входов модуля А, соединенных с первой группой входов четвертой 25А группы мажоритарных устройств, и с четвертой группой входов 30B модуля В, вторая группа выходов 28В которого соединена с четвертыми 30С, 30А группами входов модуля С и модуля А, соединенными со второй группой входов четвертой 25А группы мажоритарных устройств, вторая группа входов-выходов которого соединена с шиной Q-bus 26, группа выходов которой соединена с третьей группой входов четвертой группы 25 мажоритарных устройств, третья группа выходов которых соединена с первой группой входов периферийного контроллера 23, первый вход которого соединен со вторым выходом генератора 5 и первыми входами первой 12, второй 15, третьей 22 и четвертой 25 группами мажоритарных устройств, первым 20 и вторым 21 контроллерами мультиплексного канала обмена, контроллера функциональных узлов 13, процессора 1, первая группа входов-выходов которого соединена с первой группой входов-выходов первой 12 группы мажоритарных устройств, вторая группа входов-выходов которых соединена с первой группой входов-выходов контроллера функциональных узлов 13, с группой входов-выходов ОЗУ 2 и ПЗУ 14, группа входов которого соединена с первой группой выходов контроллера функциональных узлов 13, вторая группа входов-выходов которого соединена с группой входов-выходов шины Q-bus 26, группа выходов которой соединена с первой группой входов контроллера функциональных узлов 13, вторая группа выходов которого соединена с первой группой входов первой 12 группы мажоритарных устройств, первая группа выходов которых является третьей 31А группой выходов модуля А и соединена с пятыми 32В и 32С группами входов модуля В и модуля С, третья 31С группа выходов которых соединена с пятой 32А группой входов модуля А, соединенных со второй группой входов первой 12А группы мажоритарных устройств, и шестой 33B группой входов модуля В, третья 31В группа выходов которых соединена с шестыми 33С и 33А группами входов модуля С и модуля А, соединенной с третьей группой входов первой 12 группы мажоритарных устройств, вторая группа выходов первой 12 группы мажоритарных устройств соединена со второй группой входов контроллера функциональных узлов 13, третья группа выходов которого соединена с группой входов шины Q-bus 26, группа входов-выходов 26 которой соединена с первой группой входов-выходов второй 15 группы мажоритарных устройств, вторая группа входов-выходов которых соединена с устройством приема и выдачи I/O команд 3, первая группа выходов которого является четвертой 34 группой выходов модуля, седьмая 35 группа входов которого соединена с группой входов устройства приема и выдачи I/O команд 3, причем вторая группа выходов мажоритарных элементов 4 соединена с третьей группой входов контроллера функциональных узлов 13, четвертая группа выходов которого соединена с группой входов ОЗУ 2, причем четвертая группа входов первой 12 группы мажоритарных устройств является восьмой 36 группой входов модуля, девятая 37 группа входов которого соединена с первой группой входов второй 15 группы мажоритарных устройств, первая группа выходов которых является пятой 38А группой выходов модуля А и соединена с десятыми 39В, 39С группами входов модуля В и модуля С, пятая 38С группа выходов которого соединена с десятой 39А группой входов модуля А, соединенных со второй группой входов второй 15 группы мажоритарных устройств, и одиннадцатой 40В группой входов модуля В, пятая 38В группа выходов которого соединена с одиннадцатыми 40С и 40А группами входов модуля С и модуля А, соединенных с третьей группой входов второй 15 группы мажоритарных устройств, четвертая группа входов которого соединена с пятой группой выходов контроллера функциональных узлов 13, пятая группа входов второй 15 группы мажоритарных устройств соединена с группой выходов шины Q-bus 26 и с третьей группой входов четвертой 25 группы мажоритарных устройств, четвертая группа входов которых является двенадцатой 41 группой входов модуля, причем первая 42 двунаправленная группа входов-выходов модуля соединена с первой двунаправленной группой входов-выходов первого 16 приемо-передающего устройства, первый двунаправленный вход-выход которого соединен с первым двунаправленным входом-выходом первого 20 контроллера мультиплексного канала обмена, второй двунаправленный вход-выход которого соединен с первым двунаправленным входом-выходом второго 17 приемо-передающего устройства, первая двунаправленная группа входов-выходов которого соединена со второй 43 двунаправленной группой входов-выходов модуля, третья 44 двунаправленная группа входов-выходов которого соединена с первой двунаправленной группой входов-выходов третьего 18 приемо-передающего устройства, первый двунаправленный вход-выход которого соединен с первым входом-выходом второго 21 контроллера мультиплексного канала обмена, второй вход-выход которого соединен с первым входом-выходом четвертого 19 приемо-передающего устройства, группа входов-выходов которого является четвертой 45 группой входов-выходов модуля, причем вторые группы входов-выходов первого 20 и второго 21 контроллеров мультиплексного канала обмена соединяются с первой и второй группами входов-выходов третьей 22 группы мажоритарных устройств соответственно, первая группа выходов которого является шестой 46А группой выходов модуля А и соединяется с тринадцатыми 47В и 47С группами входов модуля В и модуля С, шестая 46С группа выходов которого соединена с тринадцатой 47А группой входов модуля А, соединенных с первой группой входов третьей 22 группы мажоритарных устройств, и с четырнадцатой 48В группой входов модуля В, шестая 46В группа выходов которого соединена с четырнадцатыми 48С и 48А группами входов модуля С и модуля А, соединенных со второй группой входов третьей 22 группы мажоритарных устройств, вторая группа выходов которых соединена со второй группой входов периферийного контроллера 23, а третья группа входов соединена с пятнадцатой 49 группой входов модуля, причем шестая группа выходов контроллера функциональных узлов 13 соединена с четвертой группой входов группы мажоритарных элементов 4, третья группа выходов которого соединена с группой входов процессора 1.

Мажоритарное устройство содержит элемент сравнения 50, мажоритарный элемент 51, первый 52 и второй 53 входы которого являются входами устройства, дешифратор 54, первый 55 мультиплексор, второй 56 мультиплексор, первый 57 выходной буфер, второй 58 выходной буфер, первый триггер 59, второй триггер 60, счетчик 61, элемент ИЛИ 62 и третий мультиплексор 63, выход которого является первым 64 выходом мажоритарного устройства, второй 65 выход которого соединен с выходом второго 56 мультиплексора, с третьим входом мажоритарного элемента 51 и первым входом первого 55 мультиплексора, выход которого соединен с первыми входами первого 57 выходного буфера и второго 58 выходного буфера, двунаправленные входы-выходы которых являются соответственно первым 66 двунаправленным входом-выходом и вторым 67 двунаправленным входом-выходом мажоритарного устройства, первая 68 группа входов которого соединена с информационными входами первого 59 и второго 60 триггеров, с первым и вторым входами дешифратора 54, первый выход которого соединен со вторым входом первого 57 выходного буфера, выход которого соединен с первыми входами элемента сравнения 50 и второго 56 мультиплексора, второй и инверсный входы которого соединены со вторым выходом дешифратора 54 и вторым входом второго 58 выходного буфера, выход которого соединен с третьим входом второго 56 мультиплексора и вторым входом элемента сравнения 50, выход которого соединен со сбросовыми входами первого 59 и второго 60 триггеров и счетчика 61, выход которого соединен с первым входом третьего 63 мультиплексора, второй вход которого соединен с выходом элемента ИЛИ 62, первый и второй входы которого соединены с выходами первого 59 и второго 60 триггеров, тактовые входы которых соединены с тактовым входом счетчика 61 и являются тактовым входом 69 мажоритарного устройства, вторая группа входов 70 которого соединена с третьим и инверсным входами третьего 63 мультиплексора и со вторым и инверсным входами первого 55 мультиплексора, третий вход которого соединен с выходом мажоритарного элемента 51.

Предлагаемая система состоит из трех однотипных резервных каналов, которые обозначаются литерами А, В, С (фиг.3), соединенных мажоритарными связями. Мажоритарные элементы 4 каналов резервирования и мажоритарные устройства 12, 15, 22, 25 работают по принципу голосования «два из трех».

В системе используются следующие интерфейсные шины для обмена информацией между функциональными устройствами (ФУ):

- шина процессора - P-bus;

- локальная шина устройств ввода-вывода (УВВ) - L-bus 27;

- межмодульная шина - Q-bus 26.

Шина процессора - шина P-bus - представляет собой функциональный узел параллельного интерфейса, реализованный в составе процессора.

К шине P-bus подключены: процессор 1, память 2, 14, контроллер функциональных узлов 13 (КФУ). По шине P-bus процессор 1 осуществляет программный доступ к памяти 2, 14 и к КФУ 13. По шине P-bus на процессор 1 поступают запросы на прерывания (первая группа входов).

Локальная шина УВВ - шина L-bus 27 представляет собой функциональный узел, реализованный в составе устройств ввода-вывода. К шине L-bus подключены: периферийный контроллер, контроллеры узлов ввода-вывода и БОЗУ 24.

Межмодульная шина - Q-bus 26 (ГОСТ Р 52070-2003) - представляет собой функциональный узел параллельного интерфейса, реализованный в составе системы.

К шине Q-bus 26 подключены процессор 1 (через КФУ) и устройства ввода-вывода. Взаимодействие по шине Q-bus 26 обеспечивают:

- контроллер функциональных узлов 13;

- периферийный контроллер 23 на устройстве ввода-вывода.

По шине Q-bus 26 процессор 1 осуществляет программный доступ к ФУ на устройствах ввода-вывода и приема и выдачи I/O команд 3.

В состав каждого канала входит процессор 1, обеспечивающий выполнение программы, расположенной в ПЗУ 14. Часть программ может располагаться в ОЗУ 2, куда они могут загружаться из ПЗУ 14 или внешних интерфейсов системы. При выполнении этой программы в режиме «пользователь» процессор 1 может обращаться к части ОЗУ 2, выделенной для программ пользователя. При выполнении программ в режиме «система» процессор 1 может обращаться ко всему ОЗУ 2 и регистрам внешних устройств.

Процессор 1 может адресовать следующие элементы данных на P-bus:

- байт - 8-битовый элемент данных (наименьшая адресуемая единица);

- полуслово - 16-битовый элемент данных;

- слово - 32-битовый элемент данных.

Все выдаваемые процессором адреса 32-битовые.

Основная память ОЗУ 2 и ПЗУ 14, подключенная непосредственно к Р-bus, состоит из 32-битовых ячеек, адреса которых выровнены по «словной границе» (т.е. адрес ячейки основной памяти кратен четырем). Основная память обеспечивает все типы адресации, указанные выше.

КФУ 13, подключенный непосредственно к P-bus, имеет в своем составе 32-битовые регистры. КФУ13 обеспечивает только словную адресацию.

КФУ 13 предоставляет процессору 1 программный доступ к регистрам КФУ 13, к памяти ОЗУ 2 и ПЗУ 14, к регистрам и к БОЗУ 24 всех УВВ.

КФУ 13 выдает на процессор 1 сигналы установки процессора 1 при его запуске и перезапуске, запросы на прерывания.

В формате адреса объекта на УВВ, выдаваемого процессором 1, предусмотрены:

- 12-битовое поле признака, определяющее зону адресов УВВ (зону Q-bus 26);

- 2-битовое поле номера УВВ, определяющее зону адресов УВВ.

С помощью устройства приема и выдачи I/O команд 3 обеспечивается взаимодействие системы с внешними устройствами, на входы 35 его подается информация с внешних устройств, с выхода 34 его осуществляется передача информации во внешние устройства.

Система обеспечивает взаимодействие с внешними абонентами по двум дублированным мультиплексным каналам информационного обмена (МКО) в соответствии с ГОСТ Р 52070-2003 и с процессором 1 по интерфейсу Q-bus 26. Электрически каждый МКО состоит из двух магистралей: основной и резервной. Обмен по каждому МКО управляется своим контроллером, который может быть программно установлен в режим контроллера канал (КК) или в режим оконечного устройства (ОУ). Мажорирование одноименных сигналов выполняется по принципу голосования «два из трех» (четвертая группа мажоритарных устройств 25).

Общее управление МКО выполняет процессор 1, обращаясь к ПК 23, контроллерам МКО (КМКО 20 и КМК1 21) и БОЗУ 24. ПК 23 является диспетчером локальной шины L-bus 27, регулирующим обращения (КМКО 20, КМК1 21 и процессора 1 к БОЗУ 24.

Каждый дублированный интерфейс МКО управляется своим КМК, который программно можно установить в режим КК или ОУ. В любом режиме КМК обеспечивает полный перечень форматов и команд ГОСТ Р 52070-2003, а также контроль достоверности информационных слов, принятых из МКО.

В режиме ОУ выполняется проверка принятых командных слов на допустимость. Допустимость той или другой команды задается программно. Адрес ОУ также задается программно.

БОЗУ 24 объемом 32К×16 разделено на восемь равных зон (страниц). В любом режиме КМК работает с одной страницей, которая назначается программно. Процессор 1 имеет доступ ко всему объему БОЗУ 24, который можно совмещать с обменами обоих КМК 20, 21 по МКО. БОЗУ 24 содержит управляющую и контрольную информацию по каждому обмену, а также буфера принятых и передаваемых данных. В режиме ОУ адрес буфера определяется подадресом из принятого командного слова.

ПП устройства 16, 17, 18, 19 осуществляют электрофизическое сопряжение каналов резервирования с магистралями МКО. В МКО активным является передатчик только одного канала резервирования, другие блокируются. Выбор активного канала резервирования программируется. Прием из МКО выполняется во всех каналах резервирования.

Каждый канал резервирования имеет два узла мажоритарных устройств (третья 22 и четвертая 25 группы мажоритарных устройств). В одном узле мажоритарные сигналы шины Q-bus 26 (четвертая 25 группы мажоритарных устройств), в другом (третья 22 группа мажоритарных устройств) - последовательные коды, выдаваемые на передатчик и поступающие от приемника ПП.

Информационное взаимодействие между процессором 1, ОЗУ 2, ПЗУ 14 и КФУ 13 производится по тридцатидвуразрядной двунаправленной мультиплексной шине, в сечение которой включена первая группа мажоритарных устройств 12 исправления информации в двунаправленной шине. Первая группа мажоритарных устройств 12 связана с процессором 1 первой группой входов-выходов, а с ОЗУ 2, ПЗУ 14 и КФУ 13 второй группой входов-выходов. Первая группа мажоритарных устройств 12 всех резервных каналов связана между собой мажоритарными связями 31, 32, 33, что обеспечивает работоспособность системы при отказах, возникающих в отдельных каналах. При обмене с ОЗУ 2 и ПЗУ 14 производится запись информации в заданную ячейку, либо из заданной ячейки производится считывание информации. Информационный обмен между процессором 1 и КФУ 13 осуществляется в результате реализации процедур записи и чтения информации по отношению к программно-доступным регистрам, содержащимся в КФУ 13. При выполнении процедур записи и чтения по отношению к памяти и регистрам первая группа входов-выходов работает в режиме разделения времени: сначала по ней передается код адреса ячейки или регистра, а затем - информация.

Работа первой группы мажоритарных устройств 12 организуется за счет подачи управляющих сигналов (первая группа входов 68), поступающих из КФУ 13. Резервные каналы системы работают строго синхронно.

Выбор направления передачи информации по двунаправленным входам-выходам 66 и 67 осуществляется первой группой входов 68. Если первый и второй сигналы первой группы входов 68 равны нулю, то выходы отключены, в режиме запись (WR_M=”0”), см. временную диаграмму фиг.5, (первый сигнал первой группы входов 68=”1”, а второй сигнал=”0”) на выходе дешифратора 54 формируется первый сигнал, разрешающий выходному буферу 57 работать на выход, в этом случае выходной буфер 58 работает на вход. Двунаправленный сигнал вход-выход 66 является результатом мажорирования сигналов на входах 52, 53 и сигнала D2, поступающего через мультиплексор 56 на вход мажоритарного элемента 51, в режиме чтения (RD_M=”0”), см. временную диаграмму фиг.6, (первый сигнал первой группы входов 68=”0”, а второй сигнал=”1”) на выходе дешифратора 54 формируется второй сигнал, разрешающий выходному буферу 58 работать на выход, в этом случае выходной буфер 57 работает на вход. Двунаправленный сигнал вход-выход 67 является результатом мажорирования сигналов на входах 52, 53 и сигнала D1, поступающего через мультиплексор 56 на вход мажоритарного элемента 51. Если первый и второй сигналы первой группы входов 68 равны единице, то данное состояние является запрещенным.

Схема формировании сигнала (признака) ошибки, состоящая из триггеров 59, 60, счетчика 61, элемента ИЛИ 62 и третьего мультиплексора 63, предназначенного для обнаружения рассогласования каналов резервирования и формирование запроса на прерывание процессора 1 при рассинхронизации каналов резервирования. Под рассогласованием понимается ситуация, когда информация по каким-либо сигналам «своего» канала отличается от мажорированного значения.

Сигналы D1 и D2 поступают на элемент сравнения 50 и в случае их совпадения сбрасывают триггеры 59, 60 и счетчик 61 в ”0” состояние. Под рассинхронизацией понимается ситуация, когда выполняемая операция на шине своего канала отличается от двух других каналов. При первом сигнале четвертой группы входов равной ”0” сигнал ошибки формируется по заднему фронту при наличии ”1” в третьем сигнале первой группы входов или по переднему фронту, при наличии ”1” четвертом сигнале первой группы входов. При первом сигнале четвертой группы входов равной ”1” сигнал ошибки формируется по переднему фронту тактовой частоты 69 на второй такт при несовпадении сигналов D1 и D2. Сигнал ошибки 64 сбрасывается из ”1” в ”0”, когда сигналы на входах D1 и D2 совпадают. Временная диаграмма формирования сигнала ошибки ”64” представлена на фиг.7. Второй сигнал четвертой группы входов 70 задает режим мажорирования. Задание режимов четвертой группы входов 70 выполняется распайкой при разработке системы.

Остальные группы мажоритарных устройств 15, 22, 25 работают аналогично вышеописанному.

Начальная инициализация / перезапуск процессора.

Начальная инициализация / перезапуск процессора 1 предназначена для обеспечения:

- аппаратной инициализации процессора 1 по включении системы;

- программной инициализации процессора 1;

- аппаратной инициализации процессора 1 по сигналу срабатывания сторожевого таймера.

Начальная инициализация и прерывания из КФУ 13 по шестой группе выходов и через мажоритарные элементы 4 по третьей группе выходов поступают в процессор 1.

Источники информации, принятые во внимание при экспертизе

[1] Патент RU №2183856, G06F 19/00, G06F 171, G06F 11/00, G06F 11/36, 2002 г.

[2] Патент USA №6141769, 714/10, 714/11, 714/E11.061, G06F 11/00, 1997 г.

[3] Микросхема IDT 79R3081-25MJ.

[4] Микросхема 5503ХМ1-1080.

[5] Микросхема 1537 ХМ2-165 бК0.347.715ТУ.

[6] Микросхема HOLT HI 1574CDI.

[7] Микросхема 1537 ХМ2АУ-176 бК0.347.715ТУ.

[8] Микросхема 1537ХМ2А-121 бК0.347.715ТУ.