ИНСТРУМЕНТАЛЬНЫЙ УСИЛИТЕЛЬ ДЛЯ РАБОТЫ ПРИ НИЗКИХ ТЕМПЕРАТУРАХ

Изобретение относится к области электроники, измерительной техники и может быть использовано в качестве прецизионного устройства усиления сигналов различных датчиков.

В современной информационно-измерительной технике, приборостроении, датчиковых системах, различных аналого-цифровых интерфейсах находят широкое применение так называемые инструментальные (измерительные) усилители (ИУ), которые обеспечивают прецизионное усиление дифференциального сигнала (u_d) и повышенное ослабление синфазной составляющей входных напряжений (u_c) [1].

Одним из наиболее перспективных методов построения ИУ является применение в их структуре так называемых мультидифференциальных операционных усилителей (МОУ) [2,3], которые (для работы при низких температурах) реализуются на основе классических дифференциальных каскадов на полевых транзисторах [4-21] с резистором местной отрицательной обратной связи. При этом для повышения линейности ИУ резистор местной отрицательной обратной связи выбирается достаточно высокоомным (1-10 кОм), что существенно ухудшает один из важнейших параметров МОУ и ИУ - коэффициент ослабления входного синфазного сигнала (K_ос.сф.).

Ближайшим прототипом заявляемого устройства является дифференциальный усилитель, представленный в статье «Входные каскады дифференциальных и мультидифференциальных операционных усилителей с высоким ослаблением синфазного напряжения» (А.Е. Титов, С.Г. Крутчинский, М.С. Цыбин), изданной по итогам IV Всероссийской научно-технической конференции «Проблемы разработки перспективных микро- и наноэлектронных систем - 2010» (МЭС-2010, стр. 542, рис. 10). Он содержит (фиг. 1) первый 1 входной полевой транзистор первого дифференциального каскада, затвор которого соединен с первым 2 входом устройства, исток подключен к стоку первого 3 вспомогательного транзистора первого дифференциального каскада, а сток через первый 4 двухполюсник нагрузки связан с первой 5 шиной источника питания и соединен с первым 6 выходом, второй 7 входной полевой транзистор первого дифференциального каскада, затвор которого соединен со вторым 8 входом устройства, исток подключен к стоку второго 9 вспомогательного транзистора первого дифференциального каскада, а сток через второй 10 двухполюсник нагрузки связан с первой 5 шиной источника питания и соединен с вторым 11 выходом, причем между истоками первого 1 входного полевого транзистора первого дифференциального каскада и второго 7 входного полевого транзистора первого дифференциального каскада включен резистор местной отрицательной обратной связи 12 первого дифференциального каскада, первый 13 входной полевой транзистор второго дифференциального каскада, затвор которого соединен с третьим 14 входом устройства, исток подключен к стоку первого 15 вспомогательного транзистора второго дифференциального каскада, а сток связан с первым 6 выходом, второй 16 входной полевой транзистор второго дифференциального каскада, затвор которого соединен с четвертым 17 входом устройства, исток подключен к стоку второго 18 вспомогательного транзистора второго дифференциального каскада, а сток соединен со вторым 11 выходом, причем между истоками первого 13 входного полевого транзистора второго дифференциального каскада и второго 16 входного полевого транзистора второго дифференциального каскада включен резистор местной отрицательной обратной связи 19 второго дифференциального каскада, вторую 20 шину источника питания.

Существенный недостаток известного ИУ состоит в том, что он имеет невысокое ослабление входных синфазных сигналов, что обусловлено применением в его схеме полевых JFet транзисторов с управляющим p-n переходом, способных работать при низких температурах.

Основная задача предполагаемого изобретения состоит в повышении коэффициента ослабления входного синфазного сигнала при работе ИУ в диапазоне низких температур.

Поставленная задача достигается тем, что в инструментальном усилителе фиг. 1, содержащем первый 1 входной полевой транзистор первого дифференциального каскада, затвор которого соединен с первым 2 входом устройства, исток подключен к стоку первого 3 вспомогательного транзистора первого дифференциального каскада, а сток через первый 4 двухполюсник нагрузки связан с первой 5 шиной источника питания и соединен с первым 6 выходом, второй 7 входной полевой транзистор первого дифференциального каскада, затвор которого соединен со вторым 8 входом устройства, исток подключен к стоку второго 9 вспомогательного транзистора первого дифференциального каскада, а сток через второй 10 двухполюсник нагрузки связан с первой 5 шиной источника питания и соединен с вторым 11 выходом, причем между истоками первого 1 входного полевого транзистора первого дифференциального каскада и второго 7 входного полевого транзистора первого дифференциального каскада включен резистор местной отрицательной обратной связи 12 первого дифференциального каскада, первый 13 входной полевой транзистор второго дифференциального каскада, затвор которого соединен с третьим 14 входом устройства, исток подключен к стоку первого 15 вспомогательного транзистора второго дифференциального каскада, а сток связан с первым 6 выходом, второй 16 входной полевой транзистор второго дифференциального каскада, затвор которого соединен с четвертым 17 входом устройства, исток подключен к стоку второго 18 вспомогательного транзистора второго дифференциального каскада, а сток соединен со вторым 11 выходом, причем между истоками первого 13 входного полевого транзистора второго дифференциального каскада и второго 16 входного полевого транзистора второго дифференциального каскада включен резистор местной отрицательной обратной связи 19 второго дифференциального каскада, вторую 20 шину источника питания, предусмотрены новые элементы и связи - затвор первого 3 вспомогательного транзистора первого дифференциального каскада подключен к истоку первого 21 выходного транзистора, затвор второго 9 вспомогательного транзистора первого дифференциального каскада соединен с истоком второго 22 выходного транзистора, затвор которого соединен с затвором первого 21 выходного транзистора и подключен к источнику напряжения смещения 23, затвор первого 15 вспомогательного транзистора второго дифференциального каскада соединен с истоком первого 21 выходного транзистора, затвор второго 18 вспомогательного транзистора второго дифференциального каскада соединен с истоком второго 22 выходного транзистора, сток первого 21 выходного транзистора соединен с первым 6 выходом, а сток второго 22 выходного транзистора соединен со вторым 11 выходом, исток первого 3 вспомогательного транзистора первого дифференциального каскада связан с затвором первого 3 вспомогательного транзистора первого дифференциального каскада, исток второго 9 вспомогательного транзистора первого дифференциального каскада связан с затвором второго 9 вспомогательного транзистора первого дифференциального каскада, исток первого 15 вспомогательного транзистора второго дифференциального каскада связан с затвором первого 15 вспомогательного транзистора второго дифференциального каскада, исток второго 18 вспомогательного транзистора второго дифференциального каскада связан с затвором второго 18 вспомогательного транзистора второго дифференциального каскада, между второй 20 шиной источника питания и истоком первого 21 выходного транзистора включен первый 24 токостабилизирующий двухполюсник, между второй 20 шиной источника питания и истоком второго 22 выходного транзистора включен второй 25 токостабилизирующий двухполюсник, причем второй 11 и первый 6 выходы соединены с соответствующими входами выходного каскада 26, выход которого 27, являющийся потенциальным выходом устройства 27, связан с четвертым 17 входом устройства через цепь общей отрицательной обратной 28, а третий 14 вход устройства соединен с общей шиной источника питания.

На чертеже фиг. 1 показана схема ИУ-прототипа, а на чертеже фиг. 2 схема заявляемого ИУ в соответствии с п. 1 формулы изобретения, способного работать при низких температурах за счет применения JFet транзисторов.

На чертеже фиг. 3 приведена схема заявляемого ИУ в соответствии с п. 2, п. 3 формулы изобретения.

На чертеже фиг. 4 представлена схема одного входного каскада заявляемого ИУ фиг. 3, которая используется для аналитического расчета преимуществ предлагаемого устройства.

На чертеже фиг. 5 представлена схема одного дифференциального каскада ИУ-прототипа фиг. 1 в среде PSpice, реализованная на элементах аналогового базового матричного кристалла АБМК_1_3, выпускаемого ОАО «Интеграл» (г. Минск). Данная схема была использована для моделирования работы ИУ с входным синфазным сигналом.

На чертеже фиг. 6 приведена часть схемы фиг. 3 (один входной каскад) в среде PSpice на моделях АБМК_1_3, в которой моделировалась передача на выход out входного синфазного сигнала V3.

На чертеже фиг. 7 показана частотная зависимость коэффициентов ослабления входного синфазного сигнала входных каскадов заявляемого ИУ фиг. 6 и ИУ-прототипа фиг. 5. Из данных графиков следует, что в заявляемом ИУ коэффициент ослабления входного синфазного сигнала улучшается на 40 дБ (т.е. в 100 раз).

Инструментальный усилитель для работы при низких температурах фиг. 2 содержит первый 1 входной полевой транзистор первого дифференциального каскада, затвор которого соединен с первым 2 входом устройства, исток подключен к стоку первого 3 вспомогательного транзистора первого дифференциального каскада, а сток через первый 4 двухполюсник нагрузки связан с первой 5 шиной источника питания и соединен с первым 6 выходом, второй 7 входной полевой транзистор первого дифференциального каскада, затвор которого соединен со вторым 8 входом устройства, исток подключен к стоку второго 9 вспомогательного транзистора первого дифференциального каскада, а сток через второй 10 двухполюсник нагрузки связан с первой 5 шиной источника питания и соединен с вторым 11 выходом, причем между истоками первого 1 входного полевого транзистора первого дифференциального каскада и второго 7 входного полевого транзистора первого дифференциального каскада включен резистор местной отрицательной обратной связи 12 первого дифференциального каскада, первый 13 входной полевой транзистор второго дифференциального каскада, затвор которого соединен с третьим 14 входом устройства, исток подключен к стоку первого 15 вспомогательного транзистора второго дифференциального каскада, а сток связан с первым 6 выходом, второй 16 входной полевой транзистор второго дифференциального каскада, затвор которого соединен с четвертым 17 входом устройства, исток подключен к стоку второго 18 вспомогательного транзистора второго дифференциального каскада, а сток соединен со вторым 11 выходом, причем между истоками первого 13 входного полевого транзистора второго дифференциального каскада и второго 16 входного полевого транзистора второго дифференциального каскада включен резистор местной отрицательной обратной связи 19 второго дифференциального каскада, вторую 20 шину источника питания. Затвор первого 3 вспомогательного транзистора первого дифференциального каскада подключен к истоку первого 21 выходного транзистора, затвор второго 9 вспомогательного транзистора первого дифференциального каскада соединен с истоком второго 22 выходного транзистора, затвор которого соединен с затвором первого 21 выходного транзистора и подключен к источнику напряжения смещения 23, затвор первого 15 вспомогательного транзистора второго дифференциального каскада соединен с истоком первого 21 выходного транзистора, затвор второго 18 вспомогательного транзистора второго дифференциального каскада соединен с истоком второго 22 выходного транзистора, сток первого 21 выходного транзистора соединен с первым 6 выходом, а сток второго 22 выходного транзистора соединен со вторым 11 выходом, исток первого 3 вспомогательного транзистора первого дифференциального каскада связан с затвором первого 3 вспомогательного транзистора первого дифференциального каскада, исток второго 9 вспомогательного транзистора первого дифференциального каскада связан с затвором второго 9 вспомогательного транзистора первого дифференциального каскада, исток первого 15 вспомогательного транзистора второго дифференциального каскада связан с затвором первого 15 вспомогательного транзистора второго дифференциального каскада, исток второго 18 вспомогательного транзистора второго дифференциального каскада связан с затвором второго 18 вспомогательного транзистора второго дифференциального каскада, между второй 20 шиной источника питания и истоком первого 21 выходного транзистора включен первый 24 токостабилизирующий двухполюсник, между второй 20 шиной источника питания и истоком второго 22 выходного транзистора включен второй 25 токостабилизирующий двухполюсник, причем второй 11 и первый 6 выходы соединены с соответствующими входами выходного каскада 26, выход которого 27, являющийся потенциальным выходом устройства 27, связан с четвертым 17 входом устройства через цепь общей отрицательной обратной 28, а третий 14 вход устройства соединен с общей шиной источников питания.

В схеме фиг. 2, в соответствии с п. 2 формулы изобретения в качестве источника напряжения смещения 23 используется вторая 20 шина источника питания, а цепь общей отрицательной обратной связи 28 содержит первый 29 и второй 30 дополнительное резисторы.

В схеме фиг. 3, в соответствии с п. 3 формулы изобретения, исток первого 3 вспомогательного транзистора первого дифференциального каскада связан с затвором первого 3 вспомогательного транзистора первого дифференциального каскада через первый 29 дополнительный резистор, исток второго 9 вспомогательного транзистора первого дифференциального каскада связан с затвором второго 9 вспомогательного транзистора первого дифференциального каскада через второй 30 дополнительный резистор, исток первого 15 вспомогательного транзистора второго дифференциального каскада связан с затвором первого 15 вспомогательного транзистора второго дифференциального каскада через третий 31 дополнительный резистор, исток второго 18 вспомогательного транзистора второго дифференциального каскада связан с затвором второго 18 вспомогательного транзистора второго дифференциального каскада через четвертый 32 дополнительный резистор.

Рассмотрим работу частного случая схемы фиг. 3, представленного на чертеже фиг. 4, когда выходные сигналы снимаются с первого 6 (Вых. 1) и второго 11 (Вых. 2) выходов, а на первый 2 и второй 8 входы устройства подаются одинаковые синфазные напряжения (u_c=u_c1=u_c2).

В результате воздействия входного синфазного сигнала u_c=u_c1=u_c2 на первый 2 и второй 8 входы устройства изменяются токи стоков и истоков первого 3 вспомогательного транзистора первого дифференциального каскада, второго 9 вспомогательного транзистора первого дифференциального каскада, первого 1 входного полевого транзистора первого дифференциального каскада, второго 7 входного полевого транзистора первого дифференциального каскада:

где μ₃≈μ₉≈10^-2-10^-3, - коэффициенты внутренней обратной связи первого 3 и второго 9 вспомогательных транзисторов первого дифференциального каскада;

R₂₉, R₃₀ - сопротивления первого 29 и второго 30 дополнительных резисторов.

Токи i_u3 и i_u9 передаются в истоковые цепи первого 21 и второго 22 выходных транзисторов и вызывают соответствующие изменения их токов стока. В результате приращения токов в первом 4 и втором 10 двухполюсниках нагрузки определяются формулами:

где α₂₁≈1, α₂₂≈1 - коэффициент передачи по току истока первого 21 и второго 22 выходных транзисторов.

Как следствие, коэффициенты передачи входного синфазного сигнала для первого 6 (Вых. 1) и второго 11 (Вых. 2) выходов можно найти из уравнений:

В схеме ИУ-прототипа аналогичные параметры имеют следующие значения:

Таким образом, при введении новых элементов и связей между ними коэффициенты передачи синфазного сигнала с первого 2 и второго 8 входов устройства на первый 6 и второй 11 выходы уменьшаются в N=80÷100 раз, где .

Коэффициент передачи дифференциального напряжения входного каскада на первом 1 и втором 7 входных полевых транзисторах первого дифференциального каскада определяется формулой

где R₁₂ - сопротивление резистора местной отрицательной обратной связи 12 первого дифференциального каскада;

R₄, R₁₀ - сопротивления первого 4 и второго 10 двухполюсников нагрузки.

Если выбрать K_dl≈1, то коэффициент ослабления входного синфазного сигнала (K_ос.сф.) в предлагаемой схеме определяется уравнением

Сравнительное компьютерное моделирование схем фиг. 5 и фиг. 6, показывает (фиг. 7), что заявляемый ИУ имеет более чем в 100 раз лучшее значение коэффициента ослабления входного синфазного сигнала. Это существенно снижает погрешности ИУ при работе с сигналами, имеющими синфазную составляющую.

Литература

1. Авербух В. Инструментальные усилители / В. Авербух // Схемотехника, №1 (3), 2001. - С. 26-29; Схемотехника, №2 (4), 2001. - С. 22-24.

2. Патент RU 2571578 фиг. 1, фиг. 3, фиг. 4.

3. Прокопенко Н.Н. Основные свойства, параметры и базовые схемы включения мультидифференциальных операционных усилителей с высокоимпедансным узлом / Н.Н. Прокопенко, О.В. Дворников, П.С. Будяков // Электронная техника. Серия 2. Полупроводниковые приборы. Выпуск 2 (233), 2014 г. - С. 53-64.

4. Патент US 6.617.922 fig.3.

5. Патент US 6.469.576 fig.2.

6. Патент US 7.170.349 fig.2.

7. Патент US 6.628.168 fig.1, fig.2.

8. Патент US 5.990.737 fig.7.

9. Патент US 7.199.612 fig.4.

10. Патент US 6.977.526 fig.l.

11. Заявка на патент US 2009/0206929 fig. 5.

12. 3аявка на патент US 2008/0150636 fig.3D.

13. 3аявка на патент US 2003/0132803 fig.7.

14. 3аявка на патент US 2006/0244530 fig.2.

15. Патент US 6.388.519 fig.1.

16. Патент US 6.011.436 fig.4.

17. Патент US 6.559.720 fig.4.

18. 3аявка на патент US 2008/0186091 fig.4.

19. 3аявка на патент US 2013/0099782 fig.2.

20. Патент US 5.510.745.

21. Патент US 7.145.359 fig.4.