ЦИФРОВОЙ ИНТЕГРАТОР

Вид РИД

Изобретение

Юридическая информация Юридическая информация Свернуть Развернуть

Авторы

Правообладатели

№ охранного документа

0001351435

Дата охранного документа

20.07.2016

Краткое описание РИД Краткое описание РИД Свернуть Развернуть

Аннотация: Цифровой интегратор, содержащий сумматор результата, m регистров выходных сигналов (m - число выходных сигналов, используемых в оценке), блок синхронизации, блок вычисления оценки сигнала, причем информационные входы исходного сигнала интегратора соединены с первой группой входов сумматора результата, выходы которого соединены с выходами интегратора и информационными входами первого регистра выходных сигналов, выход i-го регистра выходных сигналов соединен с информационным входом i+1-го регистра выходных сигналов и i-й группой информационных входов блока вычисления оценки сигналов, первая группа информационных выходов которого подключена к второй группе входов сумматора результата, группа выходов блока синхронизации соединена с входами синхронизации блока вычисления оценки сигнала, первый выход блока синхронизации соединен с входами синхронизации регистров выходных сигналов, отличающийся тем, что, с целью повышения помехоустойчивости, он содержит блок адаптации и блок вычисления корректирующей функции, причем первая группа информационных выходов блока вычисления оценки сигнала соединена с первой группой информационных входов блока вычисления корректирующей функции, вторая группа информационных входов которого соединена с выходами блока адаптации, а выходы подключены к третьей группе входов сумматора результата, информационные входы блока адаптации подключены к входам задания приращения вероятности перехода интегратора, первый и второй управляющие входы блока адаптации соединены со знаковым выходом блока вычисления оценки сигнала и знаковым входом входного сигнала интегратора соответственно, второй и третий выходы блока синхронизации соединены с первым и вторым входами синхронизации блока адаптации соответственно, четвертый, пятый и шестой выходы блока синхронизации соединены соответственно с первым, вторым и третьим входами синхронизации блока вычисления корректирующей функции, блок адаптации содержит узел сравнения, элемент И, регистр значения вероятности, регистр приращения вероятности и сумматор-вычитатель, причем информационные входы блока адаптации подключены к информационным входам регистра приращения вероятности, выходы которого соединены с первой группой информационных входов сумматора-вычитателя, выходы которого соединены с информационными входами регистра значения вероятности, выходы которого соединены с выходами блока адаптации и второй группой информационных входов сумматора-вычитателя, выход старшего разряда которого соединен с первым входом элемента И, выход которого подключен к входу синхронизации регистра значения вероятности, первый и второй управляющие входы блока адаптации подключены соответственно к первому и второму входам узла сравнения, выход которого соединен с управляющим входом сумматора-вычитателя, первый вход синхронизации блока адаптации соединен с входом синхронизации регистра значения вероятности, второй вход синхронизации блока адаптации соединен с вторым входом элемента И, блок вычисления корректирующей функции содержит два вычитателя, два сумматора, два умножителя, регистр и четыре узла памяти, причем первая группа информационных входов блока вычисления корректирующей функции подключена к адресным входам первого и второго узлов памяти, выходы первого узла памяти соединены с входами первого сомножителя первого умножителя, выходы которого соединены с входами первого слагаемого первого сумматора, выходы которого соединены с адресными входами третьего узла памяти, выходы которого соединены с входами уменьшаемого первого вычитателя, выходы которого соединены с информационными входами регистра, выходы которого соединены с выходами блока вычисления корректирующей функции, выходы второго узла памяти соединены с входами первого сомножителя второго умножителя, выходы которого соединены с входами первого слагаемого второго сумматора, выходы которого соединены с адресными входами четвертого узла памяти, выходы которого соединены с входами вычитаемого первого вычитателя, вторая группа информационных входов блока вычисления корректирующей функции соединена с входами вторых сомножителей первого и второго умножителя и входами вычитаемого второго вычитателя, выходы которого подключены к входам второго слагаемого первого и второго сумматоров, а входы уменьшаемого подключены к шинам задания кода "1" интегратора, первый вход синхронизации блока вычисления корректирующей функции соединен с входами чтения первого и второго узлов памяти, второй вход синхронизации блока вычисления корректирующей функции подключен к входу синхронизации регистра, третий вход синхронизации блока вычисления корректирующей функции соединен с входами чтения третьего и четвертого узлов памяти.

Реферат Реферат Свернуть Развернуть

Источник поступления информации: Роспатент

Авторы

Показаны записи 1-3 из 3.

20.06.2016

№216.015.48c2

Цифровой фильтр селекции движущихся целей

Цифровой фильтр селекции движущихся целей, содержащий два блока регистров, два блока умножителей, первый из которых содержит N, а второй (N-1) умножителей, выходы которых подключены к сумматору, отличающийся тем, что, с целью увеличения степени подавления пассивной помехи в переходном режиме,...

Тип: Изобретение

Номер охранного документа: 0000696835

Дата охранного документа: 20.06.2016

Показать авторов и правообладателей

19.01.2017

№217.015.92ee

Устройство цифровой обработки сигналов

Устройство цифровой обработки сигналов, содержащее нерекурсивный и рекурсивный цифровые фильтры, блок управления, причем вход нерекурсивного цифрового фильтра является входом устройства цифровой обработки сигналов, а выход начальной установки блока управления соединен с входами начальной...

Тип: Изобретение

Номер охранного документа: 0001393108

Дата охранного документа: 20.07.2016

Показать авторов и правообладателей

19.01.2017

№217.015.92f2