Аннотация:
1. Цифровой интегратор, содержащий сумматор и первый регистр, причем информационные входы интегратора соединены с первой группой входов сумматора, выходы которого соединены с выходами интегратора и входами первого регистра, отличающийся тем, что, с целью расширения функциональных возможностей за счет интегрирования последовательностей импульсных сигналов, кодированных псевдослучайными бинарными рекуррентными последовательностями символов, он содержит дополнительно m-1 регистров (m - число символов в начальной комбинации), блок памяти нелинейной функции и блок вычисления оценки сигнала, причем выходы i-го
регистра соединены с информационными входами (i+1)-го регистра и подключены к i-й группе информационных входов блока вычисления оценки сигнала, выход которого соединен с второй группой входов сумматора и адресными входами блока памяти нелинейной функции, выходы которого подключены к третьей группе входов сумматора, i-й управляющий вход блока вычисления оценки сигнала соединен с i-м управляющим входом интегратора.
2. Интегратор по п.1, отличающийся тем, что блок вычисления оценки сигнала содержит m групп ключей, m преобразователей прямого кода в обратный, сумматор оценки, сумматор знака оценки и регистр оценки, причем i-я
группа информационных входов блока соединена с информационными входами ключей i-й группы, управляющие входы которых соединены с i-м управляющим входом блока, выходы ключей i-й группы соединены с соответствующими информационными входами i-го преобразователя прямого кода в обратный, выходы которого соединены с i-й группой входов сумматора оценки, выходы которого соединены со входами информационных разрядов регистра оценки, выходы которого соединены с выходами блока, выход знакового разряда i-й группы ключей соединен с управляющим входом i-го преобразователя прямого кода в обратный и i-м входом сумматора знака оценки, выход которого соединен с входом знакового разряда регистра оценки.