ДЕШИФРАТОР 2 НА 4

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации и т.п.

В различных вычислительных и управляющих системах широко используются дешифраторы, реализованные на основе транзисторно-транзисторной и эмиттерно-связанной логики [1-9], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами. Классическая архитектура дешифратора опубликована в статьях и книгах [10, 11], серийно выпускаются микросхемы [12].

Существенный недостаток дешифраторов данного класса состоит в том, что его логические элементы, используя потенциальные двоичные сигналы, обладают многоярусной структурой, которую невозможно или неэффективно использовать на современных низковольтных техпроцессах, а также нелинейностью рабочих режимов элементов и критичностью параметров структуры логических элементов и входных сигналов. В конечном итоге это приводит к снижению быстродействия известных дешифраторов.

В качестве устройств обработки цифровой информации используются также транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [13-27], реализующих функцию логической обработки входных токовых переменных.

Существенный недостаток известных схем данного класса состоит в том, что они не реализуют функцию преобразования двух входных токовых сигналов, имеющих четыре состояния «00», «01», «10», «11», в четыре выходных токовых сигнала. Это не позволяет на его основе создать полный базис средств обработки сигналов с токовыми переменными, функционирующих на принципах линейной алгебры.

В работах [28-29], а также монографиях соавтора настоящей заявки [30-31] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с двузначным и многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока Ι₀. Заявляемое устройство «Дешифратор 2 в 4» относится к этому типу логических устройств и работает с входными токовыми сигналами и формирует выходной токовый сигнал.

Ближайшим прототипом заявляемого устройства является логическое устройство «Дешифратор 2 в 4», представленное в патенте US 5742154, содержащее первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого 11 выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20.

Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего дешифрацию состояния двух входных логических переменных и формирования в токовой форме четырех выходных сигналов. В конечном итоге это позволяет повысить быстродействие известных устройств преобразования информации с использованием заявляемого дешифратора и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [30-31].

Поставленная задача решается тем, что в логическом устройстве «Дешифратор 2 в 4» (фиг. 1), содержащем первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого И выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20, предусмотрены новые элементы и связи - первый 1 логический вход устройства связан со входом третьего 18 токового зеркала, второй 2 логический вход устройства соединен со входом первого 15 токового зеркала, первый 21 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами второго 8 и пятого 12 выходных транзисторов и через вспомогательный источник опорного тока 20 связан со второй 19 шиной источника питания, второй 22 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами первого 7 и четвертого 11 выходных транзисторов и подключен к первому 23 токовому выходу третьего 18 токового зеркала, коллектор второго 8 выходного транзистора связан со входом второго 16 токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего 9 и шестого 13 выходных транзисторов и связан со вторым 24 токовым выходом третьего 18 токового зеркала, причем коллектор пятого 12 выходного транзистора связан со второй 19 шиной источника питания.

Схема логического устройства-прототипа показана на фиг. 1. На фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1 формулы изобретения.

На фиг. 3 представлена схема заявляемого устройства в соответствии с п. 2, п. 3, п. 4 формулы изобретения.

На фиг. 4 приведена принципиальная схема фиг. 3 в среде компьютерного моделирования МС9 с конкретным выполнением основных функциональных узлов (токовых зеркал, источников опорного тока).

На фиг. 5 представлены результаты компьютерного моделирования схемы фиг. 4.

Логическое устройство «Дешифратор 2 на 4» фиг. 2 содержит первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого 11 выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20. Первый 1 логический вход устройства связан со входом третьего 18 токового зеркала, второй 2 логический вход устройства соединен со входом первого 15 токового зеркала, первый 21 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами второго 8 и пятого 12 выходных транзисторов и через вспомогательный источник опорного тока 20 связан со второй 19 шиной источника питания, второй 22 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами первого 7 и четвертого 11 выходных транзисторов и подключен к первому 23 токовому выходу третьего 18 токового зеркала, коллектор второго 8 выходного транзистора связан со входом второго 16 токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего 9 и шестого 13 выходных транзисторов и связан со вторым 24 токовым выходом третьего 18 токового зеркала, причем коллектор пятого 12 выходного транзистора связан со второй 19 шиной источника питания.

На фиг. 3 в соответствии с п. 2 формулы изобретения первый 1 логический вход устройства связан со входом третьего 18 токового зеркала через первый дополнительный инвертирующий каскад, выполненный в виде первого 26 дополнительного токового зеркала, согласованного с первой 17 шиной источника питания.

На фиг. 3 в соответствии с п. 3 формулы изобретения коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства через второй дополнительный инвертирующий каскад, выполненный в виде второго 27 дополнительного токового зеркала, согласованного со второй 19 шиной источника питания.

Кроме этого, на фиг. 3 в соответствии с п. 4 формулы изобретения коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства через третий дополнительный инвертирующий каскад, выполненный в виде третьего 28 дополнительного токового зеркала, согласованного со второй 19 шиной источника питания.

Рассмотрим работу предлагаемой схемы дешифратора с токовыми входами и выходами фиг. 2.

Дешифратор 2 в 4 реализует известные функции [11]:

где А₀, - прямой и инверсный сигналы на входе 1 устройства фиг. 2,

A₁, - прямой и инверсный сигналы на входе 2 устройства фиг. 2.

Особенностью их реализации в линейной алгебре является использование для этой цели операции усеченной разности:

таблица истинности которой приведена ниже

Из таблицы следует, что из четырех возможных сочетаний значений входных переменных единичное значение функции соответствует только одному сочетанию, соответствующему условию А₀>А₁. Задавая в таблицу истинности прямые и инверсные входные переменные, можно получить единичное значение функции, соответствующее любому из возможных сочетаний значений входных переменных.

Применение этой операции приводит к следующему представлению логических функций дешифратора:

Реализация этих операций производится следующим образом.

Сигналы входных переменных А₀ и А₁ через логические входы 1 и 2 поступают на первое 15 и третье 18 токовые зеркала, с помощью которых происходит размножение указанных сигналов и изменение их знака. При этом сигнал А₀ передается в виде вытекающего тока (т.е. в виде А₀) и с помощью третьего токового зеркала 18 преобразуется во втекающий ток (т.е. к виду -А₀), а А₁ поступает в прямой форме в виде втекающего тока (т.е. в виде -A₁) и с помощью первого токового зеркала 15 преобразуется в вытекающий ток (т.е. к виду А₁).

В точке соединения выходов 22 первого токового зеркала 15 и 23 третьего токового зеркала 18 реализуется операция А₁-A₀. Разностный сигнал подается на объединенные эмиттеры транзисторов 7 и 11, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения.

Если разностный сигнал положителен, т.е. А₀-А₁>0, транзистор 7 закрыт, а транзистор 11 открыт и на выход 5 выдается квант втекающего тока, соответствующий -(A₀-А₁)=А₁-A₀, реализующий выражение (2). При любых других сочетаниях значений квантов тока на выходе 5 ток будет отсутствовать.

Если же А₀-А₁≤0, то транзистор 7 открыт, а транзистор 11 закрыт и на выход 3 выдается квант вытекающего тока, соответствующий А₀-А₁, реализующий выражение (3). При любых других сочетаниях значений квантов тока на выходе 3 ток будет отсутствовать.

В точке соединения выхода 21 первого токового зеркала и вспомогательного источника опорного тока 20 производится вычитание А₁-1. Разностный сигнал подается на объединенные эмиттеры транзисторов 8 и 12, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения. Если разностный сигнал положителен, т.е. А₁-1>0, транзистор 8 закрыт, а транзистор 12 открыт. Если разностный сигнал меньше или равен нулю, то транзистор 8 открыт, а транзистор 12 закрыт.

В первом случае сигнал через транзистор 12 замыкается на «землю». Во втором случае квант вытекающего разностного тока A₁-1 с помощью третьего токового зеркала 16 преобразуется в квант вытекающего тока 1-A₁ и из него вычитается втекающий квант тока -A₀. Разностный сигнал подается на объединенные эмиттеры транзисторов 9 и 13, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения. Если разностный сигнал положителен, т.е. транзистор 9 закрыт, а транзистор 13 открыт. При этом на выход 6 выдается разностный сигнал (1-A₁)-A₀, в виде вытекающего кванта тока, реализующий выражение (4). При любых других сочетаниях значений квантов тока на выходе 4 ток будет отсутствовать.

Спецификой данного устройства является представление выходных сигналов в виде квантов втекающего (на выходах 3 и 4) и вытекающего (на выходах 5 и 6) тока. Для случая, когда необходимы все выходные сигналы одного направления, может использоваться схема дешифратора, приведенная на фиг. 3. Ее отличием от схемы на фиг. 2 является использование двух дополнительных токовых зеркал 27 и 28, ко входам которых подключены коллекторы транзисторов 11 и 13, а выходы являются выходами 5 и 6 дешифратора. В результате все выходные сигналы представлены квантами втекающего тока.

Как видно из приведенного описания, реализация устройства «Дешифратор 2 в 4» производится в виде стандартных логических функций по законам линейной алгебры путем формированием разности квантов тока 10. Реализация элементов на токовых зеркалах позволяет во многих случаях снизить напряжение питания, а так как все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, повышается общее быстродействие устройства. Использование стабильных значений квантов тока I₀, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на фиг. 9, фиг. 10 результаты моделирования подтверждают указанные свойства заявляемых схем.

Таким образом, рассмотренные схемотехнические решения логического устройства «Дешифратор 2 в 4» характеризуются двоичным токовым представлением сигнала и могут быть положены в основу вычислительных и управляющих устройств, использующих линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЯ

1. Патент US 6243319 В1, fig. 13.

2. Патент US 5604712 А.

3. Патент US 4514829 А.

4. Патент US 20120020179 A1.

5. Патент US 6920078 В2.

6. Патент US 6324117 В1, fig. 3.

7. Патентная заявка US 20040018019 A1.

8. Патент US 5568061 А.

9. Патент US 5148480 A, fig. 4.

10. Brzozowski I., Zachara L., Kos A. Universal design method of n-to-2n decoders // Mixed Design of Integrated Circuits and Systems (MIXDES), 2013 Proceedings of the 20th International Conference, 2013. - C. 279-284, Fig. 1.

11. Subramanyam M.V. Switching Theory and Logic Design / Firewall Media, 2011. Second, - 783 c, Fig. 3.174.

12. SN74LVC1G139 2-to-4 Line Decoder [Электронный ресурс]. URL: http://www.ti.com/lit/ds/symlink/sn741vc1g139.pdf.

13. Патент US 8159304, fig. 5.

14. Патент US №5977829, fig. 1.

15. Патент US №5789982, fig. 2.

16. Патент US №5140282.

17. Патент US №6624701, fig. 4.

18. Патент US №6529078.

19. Патент US №5734294.

20. Патент US №5557220.

21. Патент US №6624701.

22. Патент RU №2319296.

23. Патент RU №2436224.

24. Патент RU №2319296.

25. Патент RU №2321157.

26. Патент US 6556075, fig. 2.

27. Патент US 6556075, fig. 6.

28. Chernov N.I., Yugai V.Y., Prokopenko N.N., и др. Basic Concept of Linear Synthesis of Multi-Valued Digital Structures in Linear Spaces // 11th East-West Design & Test Symposium (EWDTS 2013). - Rostov-on-Don, 2013. - C. 146-149.

29. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.

30. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

31. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие. - Таганрог: ТРТУ, 2004 г. - 118 с.