МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.

В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9], реализующих функцию логической обработки входных токовых переменных.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5.557.220, структура которого присутствует также во многих других патентах [1-14]. Он содержит первый 1 и второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 11, второе 12 и третье 13 токовые зеркала, согласованные с первой 14 шиной источника питания, четвертое 15, пятое 16 и шестое 17 токовые зеркала, согласованные со второй 18 шиной источника питания, коллектор четвертого 8 выходного транзистора соединен со входом первого 11 токового зеркала, эмиттеры первого 4 и третьего 7 выходных транзисторов объединены, эмиттеры второго 5 и четвертого 8 выходных транзисторов связаны друг с другом, причем токовый выход третьего 13 токового зеркала соединен с токовым выходом 3 устройства.

Существенный недостаток известного устройства состоит в том, что оно не реализует функцию суммирования по модулю k двух многозначных входных переменных (x₁, x₂), соответствующих многоуровневым значениям входных токов I₁, I₂. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.

Основная задача предполагаемого изобретения состоит в создании логического элемента, обеспечивающего суммирование по модулю k двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].

Поставленная задача решается тем, что в известном логическом элементе (фиг. 1), содержащем первый 1 второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 11, второе 12 и третье 13 токовые зеркала, согласованные с первой 14 шиной источника питания, четвертое 15, пятое 16 и шестое 17 токовые зеркала, согласованные со второй 18 шиной источника питания, коллектор четвертого 8 выходного транзистора соединен со входом первого 11 токового зеркала, эмиттеры первого 4 и третьего 7 выходных транзисторов объединены, эмиттеры второго 5 и четвертого 8 выходных транзисторов связаны друг с другом, причем токовый выход третьего 13 токового зеркала соединен с токовым выходом 3 устройства, предусмотрены новые элементы и связи - шестое 17 токовое зеркало содержит первый 19 и второй 20 токовые выходы, причем вход шестого 17 токового зеркала соединен с токовым входом 1 устройства, пятое 16 токовое зеркало содержит первый 21 и второй 22 токовые выходы, причем вход пятого 16 токового зеркала подключен к токовому входу 2 устройства, второй 20 токовый выход шестого 17 токового зеркала соединен с первым 21 токовым выходом пятого 16 токового зеркала и подключен к токовому выходу второго 12 токового зеркала и объединенным эмиттерам первого 23 и второго 24 дополнительных выходных транзисторов разного типа проводимости, второй 22 токовый выход пятого 16 токового зеркала связан с объединенными эмиттерами первого 4 и третьего 7 выходных транзисторов и через первый 25 дополнительный источник опорного тока связан с первой 14 шиной источника питания, первый 19 токовый выход шестого 17 токового зеркала соединен со входом первого 26 дополнительного токового зеркала, согласованного с первой 14 шиной источника питания, выход которого подключен к токовому выходу четвертого 15 токового зеркала и объединенным эмиттерам второго 5 и четвертого 8 выходных транзисторов, причем токовый выход первого 11 токового зеркала соединен с объединенными эмиттерами третьего 27 и четвертого 28 дополнительных выходных транзисторов разного типа проводимости и через второй 29 дополнительный источник опорного тока связан со второй 18 шиной источника питания, коллектор четвертого 28 дополнительного выходного транзистора соединен со входом второго 12 токового зеркала, коллектор второго 24 дополнительного выходного транзистора связан со входом третьего 13 токового зеркала, коллектор третьего 7 выходного транзистора соединен с первой 14 шиной источника питания, базы первого 23 и третьего 27 дополнительных выходных транзисторов подключены к первому 6 источнику напряжения смещения, базы второго 24 и четвертого 28 дополнительных выходных транзисторов подключены ко второму 9 источнику напряжения смещения, коллектор первого 4 выходного транзистора соединен со входом четвертого 15 токового зеркала, а коллектор второго 5 выходного транзистора, а также коллекторы первого 23 и третьего 27 дополнительных выходных транзисторов связаны со второй 18 шиной источника питания, причем коэффициент передачи по току второго 12 токового зеркала близок к трем единицам.

Схема известного устройства показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.

На чертеже фиг. 3 приведена схема исследованного в среде МС9 заявляемого устройства фиг. 2 с конкретным выполнением его функциональных узлов (токовых зеркал 11, 12, 13, 15, 16, 17, 26) на биполярных транзисторах. На полевых транзисторах устройство фиг. 2 реализуется подобным образом.

На чертеже фиг. 4 приведены результаты компьютерного моделирования схемы фиг. 3 для случая, когда входные многозначные токовые сигналы (x₁, x₂) имеют три уровня.

Многозначный сумматор по модулю k фиг. 2 содержит первый 1 второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 11, второе 12 и третье 13 токовые зеркала, согласованные с первой 14 шиной источника питания, четвертое 15, пятое 16 и шестое 17 токовые зеркала, согласованные со второй 18 шиной источника питания, коллектор четвертого 8 выходного транзистора соединен со входом первого 11 токового зеркала, эмиттеры первого 4 и третьего 7 выходных транзисторов объединены, эмиттеры второго 5 и четвертого 8 выходных транзисторов связаны друг с другом, причем токовый выход третьего 13 токового зеркала соединен с токовым выходом 3 устройства. Шестое 17 токовое зеркало содержит первый 19 и второй 20 токовые выходы, причем вход шестого 17 токового зеркала соединен с токовым входом 1 устройства, пятое 16 токовое зеркало содержит первый 21 и второй 22) токовые выходы, причем вход пятого 16 токового зеркала подключен к токовому входу 2 устройства, второй 20 токовый выход шестого 17 токового зеркала соединен с первым 21 токовым выходом пятого 16 токового зеркала и подключен к токовому выходу второго 12 токового зеркала и объединенным эмиттерам первого 23 и второго 24 дополнительных выходных транзисторов разного типа проводимости, второй 22 токовый выход пятого 16 токового зеркала связан с объединенными эмиттерами первого 4 и третьего 7 выходных транзисторов и через первый 25 дополнительный источник опорного тока связан с первой 14 шиной источника питания, первый 19 токовый выход шестого 17 токового зеркала соединен со входом первого 26 дополнительного токового зеркала, согласованного с первой 14 шиной источника питания, выход которого подключен к токовому выходу четвертого 15 токового зеркала и объединенным эмиттерам второго 5 и четвертого 8 выходных транзисторов, причем токовый выход первого 11 токового зеркала соединен с объединенными эмиттерами третьего 27 и четвертого 28 дополнительных выходных транзисторов разного типа проводимости и через второй 29 дополнительный источник опорного тока связан со второй 18 шиной источника питания, коллектор четвертого 28 дополнительного выходного транзистора соединен со входом второго 12 токового зеркала, коллектор второго 24 дополнительного выходного транзистора связан со входом третьего 13 токового зеркала, коллектор третьего 7 выходного транзистора соединен с первой 14 шиной источника питания, базы первого 23 и третьего 27 дополнительных выходных транзисторов подключены к первому 6 источнику напряжения смещения, базы второго 24 и четвертого 28 дополнительных выходных транзисторов подключены ко второму 9 источнику напряжения смещения, коллектор первого 4 выходного транзистора соединен со входом четвертого 15 токового зеркала, а коллектор второго 5 выходного транзистора, а также коллекторы первого 23 и третьего 27 дополнительных выходных транзисторов связаны со второй 18 шиной источника питания, причем коэффициент передачи по току второго 12 токового зеркала близок к трем единицам. Двухполюсник 30 моделирует свойства нагрузки заявляемого логического элемента. Коэффициент передачи по току второго 12 токового зеркала близок к трем единицам, а ток через первый 25 дополнительный источник опорного тока в три раза превышает ток через второй 29 дополнительный источник опорного тока (I₂₅=3I₀, I₂₉=I₀, где I₀ - заданный квант тока).

Рассмотрим работу устройства фиг. 2, которое выполняет операцию сложения по модулю k двух одноразрядных чисел (k=1, 2, …). Операция сложения по модулю k может быть описана выражением

где k - значность логики. Таким образом, операция сложения определяется как арифметическая сумма слагаемых x₁ и x₂ за вычетом k в случае, когда эта сумма превышает значность логики. Конкретное значение k определяется назначением устройства. Например, для двоичной переменной (k=2) получим выражение:

При k=3 выражение приобретает вид:

и т.д.

Рассмотрим работу устройства фиг. 2 при k=3.

Складываемые переменные x₁ и x₂ в виде квантов вытекающего тока поступают на входы 1 и 2 устройства и далее - на входы пятого 16 и шестого 17 токовых зеркал. С помощью шестого 17 токового зеркала входной вытекающий квант тока x₁ преобразуется в квант вытекающего тока, размножается и поступает на выходы 19 и 20 этого токового зеркала. Аналогично, с помощью пятого 16 токового зеркала входной втекающий квант тока x₂ преобразуется в квант вытекающего тока, размножается и поступает на выходы 21 и 22 этого токового зеркала.

Внутренняя скобка (3÷x₂) в (3) реализуется следующим образом. Переменная x₂ в виде кванта вытекающего тока с выхода 22 пятого 16 токового зеркала алгебраически складывается с квантом тока I₂₅-3I₀ первого 25 дополнительного источника опорного тока. Разностный ток поступает на объединенные эмиттеры первого 4 и третьего 7 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 6 и второго 9 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов первого 25 дополнительного источника опорного тока и четвертого 15 токового зеркала. Разностный сигнал с коллектора первого 4 выходного транзистора в виде кванта втекающего тока подается на четвертое 15 токовое зеркало, где преобразуется в равный ему квант вытекающего тока.

Реализация внешней скобки (1÷((3÷x₂)÷x₁)) приведенного выше выражения (3) производится следующим образом. Преобразованный в квант вытекающего тока входной сигнал x₁ с выхода 19 шестого 17 токового зеркала преобразуется с помощью первого 26 дополнительного токового зеркала в квант втекающего тока и алгебраически складывается с выходным вытекающим током четвертого 15 токового зеркала. Разностный ток поступает на объединенные эмиттеры второго 5 и четвертого 8 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 6 и второго 9 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов первого 11 токового зеркала.

Если значение кванта тока с выхода первого 26 дополнительного токового зеркала по величине превышает значение кванта тока с выхода четвертого 15 токового зеркала, то второй 5 выходной транзистор открыт, а четвертый 8 выходной транзистор закрыт, его коллекторный ток равен нулю.

Если значение кванта тока с выхода первого 26 дополнительного токового зеркала по величине меньше значения кванта тока с выхода четвертого 15 токового зеркала, то второй 5 выходной транзистор закрыт, а четвертый 8 выходной транзистор открыт. Квант вытекающего коллекторного тока четвертого 8 выходного транзистора поступает на вход первого 11 токового зеркала и преобразуется в квант втекающего тока и вычитается из кванта тока второго 29 дополнительного источника опорного тока. Разностный ток поступает на объединенные эмиттеры третьего 27 и четвертого 28 дополнительных выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 6 и второго 9 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов второго 12 токового зеркала.

Алгебраическое суммирование значений входных переменных x₁ и x₂ и значения внешней скобки приведенного выше выражения (3) производится монтажным объединением квантов вытекающего тока второго 20 выхода шестого 17 токового зеркала, кванта вытекающего тока с первого 21 токового выхода пятого 16 токового зеркала и кванта втекающего тока с выхода второго 12 токового зеркала. Разностный ток поступает на объединенные эмиттеры первого 23 и второго 24 дополнительных выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 6 и второго 9 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов третьего токового зеркала 13.

Если значение суммы квантов тока со второго 20 токового выхода шестого 17 токового зеркала и с первого 21 токового выхода пятого 16 токового зеркала по величине меньше значения кванта тока с выхода второго 12 токового зеркала, то второй 24 дополнительный выходной транзистор закрыт, а первый 23 дополнительный выходной транзистор открыт. Если же значение суммы квантов тока со второго 20 токового выхода шестого 17 токового зеркала и с первого 21 токового выхода пятого 16 токового зеркала по величине больше значения кванта тока с выхода второго 12 токового зеркала, то второй 24 дополнительный выходной транзистор открыт, а первый 23 дополнительный выходной транзистор - закрыт. Квант вытекающего коллекторного тока второго 24 дополнительного выходного транзистора поступает на вход третьего 13 токового зеркала, преобразуется в квант втекающего тока и подается на выход устройства.

Как видно из приведенного описания, реализация логической функции суммирования x₁⊕x₂ здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока I₂₉=I₀, I₂₅=3I₀, а также определение выходного токового сигнала разностью этих токов обеспечивает малую зависимость работы схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на чертеже фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение логического элемента (многозначного сумматора по модулю k) характеризуется многозначным токовым состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу цифровых вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 8.159.304, fig. 5

2. Патент US №5.977.829, fig. 1

3. Патент US №5.789.982, fig. 2

4. Патент US №5.140.282

5. Патент US №6.624.701, fig. 4

6. Патент US №6.529.078

7. Патент US №5.734.294

8. Патент US №5.557.220

9. Патент US №6.624.701

10. Патент RU №2319296

11. Патент RU №2436224

12. Патент RU №2319296

13. Патент RU №2321157

14. Патент RU №2383099

15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.