Результат интеллектуальной деятельности: ТОКОВЫЙ ПОРОГОВЫЙ ЭЛЕМЕНТ "СУММАТОР ПО МОДУЛЮ ТРИ"

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.

В различных вычислительных и управляющих системах широко используются компараторы, реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами. В настоящее время двоичная элементная база практически достигла предельных функциональных возможностей, одним из перспективных путей дальнейшего повышения эффективности цифровых устройств является переход от двоичных булевых функций к многозначным логическим функциям и реализация соответствующей многозначной элементной базы.

В патенте [15], работе [16], а также монографиях [17-18] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I₀. Заявляемое устройство «Токовый пороговый элемент «Сумматор по модулю 3» относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте RU 2712412 («Токовый пороговый логический элемент «Равнозначность», МПК H03K 19/013, H03K 19/017, 2020 г.). Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, эмиттеры первого 4 и третьего 7 входных транзисторов связаны друг с другом, эмиттеры второго 5 и четвертого 8 входных транзисторов соединены друг с другом, первое 10 токовое зеркало, согласованное с первой 11 шиной источника питания, выход которого связан с выходом 3 устройства, коллекторы третьего 7 и четвертого 8 входных транзисторов подключены к первой 11 шине источника питания, второе 12 токовое зеркало, согласованное со второй 13 шиной источника питания, вход которого соединён со входами 1 и 2 устройства, первый 14 выход второго 12 токового зеркала связан с первой 11 шиной источника питания через первый 15 источник опорного тока, второй 16 выход второго 12 токового зеркала связан с первой 11 шиной источника питания через второй 17 источник опорного тока, коллекторы первого 4 и второго 5 входных транзисторов подключены ко второй 13 шине источника питания, пятый 18 и шестой 19 входные транзисторы, эмиттеры которых объединены и связаны со второй 13 шиной источника питания через третий 20 источник опорного тока, база пятого 18 входного транзистора подключена к объединенным эмиттерам первого 4 и третьего 7 входных транзисторов, седьмой 21 и восьмой 22 входные транзисторы, эмиттеры которых соединены друг с другом, база седьмого 21 входного транзистора связана с объединенными эмиттерами второго 5 и четвертого 8 входных транзисторов, третий 23 источник напряжения смещения подключен к базе шестого 19 входного транзистора, четвёртый 24 источник напряжения смещения соединён с базой восьмого 22 входного транзистора.

Существенный недостаток известного логического элемента состоит в том, что, несмотря на внутреннее многозначное представление сигналов, он предназначен для работы с входными и выходными двоичными сигналами и не обеспечивает возможность преобразования входных и выходных k-значных сигналов, что ограничивает функциональные возможности цифровой элементной базы и, в конечном итоге, приводит к снижению быстродействия. Это не позволяет создать функционально полный базис средств k-значной цифровой техники на принципах преобразования многозначных токовых сигналов. Применение многозначных пороговых функций и соответствующих им пороговых элементов, кроме реализации заданной логической функции, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.

Основная задача предлагаемого изобретения состоит в создании токового порогового элемента «Сумматор по модулю три», в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать функционально полный базис цифровых устройств, работающих на принципах многозначной линейной алгебры [17-18].

Поставленная задача решается тем, что в логическом элементе (фиг.1), содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, эмиттеры первого 4 и третьего 7 входных транзисторов связаны друг с другом, эмиттеры второго 5 и четвертого 8 входных транзисторов соединены друг с другом, первое 10 токовое зеркало, согласованное с первой 11 шиной источника питания, выход которого связан с выходом 3 устройства, коллекторы третьего 7 и четвертого 8 входных транзисторов подключены к первой 11 шине источника питания, второе 12 токовое зеркало, согласованное со второй 13 шиной источника питания, вход которого соединён со входами 1 и 2 устройства, первый 14 выход второго 12 токового зеркала связан с первой 11 шиной источника питания через первый 15 источник опорного тока, второй 16 выход второго 12 токового зеркала связан с первой 11 шиной источника питания через второй 17 источник опорного тока, коллекторы первого 4 и второго 5 входных транзисторов подключены ко второй 13 шине источника питания, пятый 18 и шестой 19 входные транзисторы, эмиттеры которых объединены и связаны со второй 13 шиной источника питания через третий 20 источник опорного тока, база пятого 18 входного транзистора подключена к объединенным эмиттерам первого 4 и третьего 7 входных транзисторов, седьмой 21 и восьмой 22 входные транзисторы, эмиттеры которых соединены друг с другом, база седьмого 21 входного транзистора связана с объединенными эмиттерами второго 5 и четвертого 8 входных транзисторов, третий 23 источник напряжения смещения подключен к базе шестого 19 входного транзистора, четвёртый 24 источник напряжения смещения соединён с базой восьмого 22 входного транзистора, предусмотрены новые элементы и связи – второе 12 токовое зеркало содержит дополнительный 25 выход, который подключен к объединенным эмиттерам седьмого 21 и восьмого 22 входных транзисторов, первый 14 выход второго 12 токового зеркала связан с объединенными эмиттерами первого 4 и третьего 7 входных транзисторов, второй 16 выход второго 12 токового зеркала подключен к объединенным эмиттерам второго 5 и четвертого 8 входных транзисторов, коллекторы пятого 18 и восьмого 22 входных транзисторов согласованы с первой 11 шиной источника питания, коллекторы шестого 19 и седьмого 21 входных транзисторов объединены и подключены ко входу первого 10 токового зеркала.

На чертеже фиг. 1 показана схема прототипа, а на чертеже фиг. 2 –схема заявляемого токового порогового элемента «Сумматор по модулю три» на биполярных транзисторах в соответствии с п.1 формулы изобретения.

На чертеже фиг. 3 изображена схема заявляемого устройства на полевых транзисторах в соответствии с п.2 формулы изобретения.

На чертеже фиг. 4 представлена схема токового порогового элемента «Сумматор по модулю три» фиг. 3 в среде компьютерного моделирования Micro-Cap на моделях полевых транзисторов.

На чертеже фиг. 5 приведены осциллограммы входных и выходных сигналов схемы фиг. 4.

Токовый пороговый элемент «Сумматор по модулю три» фиг. 2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, эмиттеры первого 4 и третьего 7 входных транзисторов связаны друг с другом, эмиттеры второго 5 и четвертого 8 входных транзисторов соединены друг с другом, первое 10 токовое зеркало, согласованное с первой 11 шиной источника питания, выход которого связан с выходом 3 устройства, коллекторы третьего 7 и четвертого 8 входных транзисторов подключены к первой 11 шине источника питания, второе 12 токовое зеркало, согласованное со второй 13 шиной источника питания, вход которого соединён со входами 1 и 2 устройства, первый 14 выход второго 12 токового зеркала связан с первой 11 шиной источника питания через первый 15 источник опорного тока, второй 16 выход второго 12 токового зеркала связан с первой 11 шиной источника питания через второй 17 источник опорного тока, коллекторы первого 4 и второго 5 входных транзисторов подключены ко второй 13 шине источника питания, пятый 18 и шестой 19 входные транзисторы, эмиттеры которых объединены и связаны со второй 13 шиной источника питания через третий 20 источник опорного тока, база пятого 18 входного транзистора подключена к объединенным эмиттерам первого 4 и третьего 7 входных транзисторов, седьмой 21 и восьмой 22 входные транзисторы, эмиттеры которых соединены друг с другом, база седьмого 21 входного транзистора связана с объединенными эмиттерами второго 5 и четвертого 8 входных транзисторов, третий 23 источник напряжения смещения подключен к базе шестого 19 входного транзистора, четвёртый 24 источник напряжения смещения соединён с базой восьмого 22 входного транзистора. Второе 12 токовое зеркало содержит дополнительный 25 выход, который подключен к объединенным эмиттерам седьмого 21 и восьмого 22 входных транзисторов, первый 14 выход второго 12 токового зеркала связан с объединенными эмиттерами первого 4 и третьего 7 входных транзисторов, второй 16 выход второго 12 токового зеркала подключен к объединенным эмиттерам второго 5 и четвертого 8 входных транзисторов, коллекторы пятого 18 и восьмого 22 входных транзисторов согласованы с первой 11 шиной источника питания, коллекторы шестого 19 и седьмого 21 входных транзисторов объединены и подключены ко входу первого 10 токового зеркала.

На чертеже фиг. 3, в соответствии с п. 2 формулы изобретения, что в качестве первого 4, второго 5, третьего 7, четвертого 8, пятого 18, шестого 19, седьмого 21 и восьмого 22 входных транзисторов используются полевые транзисторы, причём исток каждого из полевых транзисторов соответствует эмиттеру, затвор – базе, а сток – коллектору биполярного транзистора [19].

Рассмотрим работу предлагаемой схемы ЛЭ фиг.2.

Сумматор по модулю три на основе пороговых функций может быть реализован с применением следующего выражения:

y = (x₁ + x₂)*sigh ((x₁ + x₂) < 2,5) + ((x₁ + x₂) > 3,5) (1)

Таблица истинности функции «Сумматор по модулю три»:

Входные сигналы «x₁», «x₂», принимающие значения 0, I₀ или 2I₀, суммируются, а эта сумма в виде сигнала втекающего тока поступает на вход второго 12 токового зеркала. Выходной сигнал с первого 14 выхода второго 12 токового зеркала подается на объединённые эмиттеры первого 4 и третьего 7 входных транзисторов, а также на базу пятого 18 входного транзистора, где вычитается втекающий ток первого 15 источника опорного тока. Режимы работы первого 4 и третьего 7 входных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Пятый 18 и шестой 19 входные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу шестого 19 входного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной  (x₁+x₂) c пороговым уровнем 3,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При положительной разности сигналов (x₁+x₂)– 3,5 ток третьего 20 источника опорного тока через коллектор шестого 19 входного транзистора в виде кванта тока подается на вход первого 10 токового зеркала, реализуя второе слагаемое выражения (1). Выходной сигнал со второго 16 выхода второго 12 токового зеркала подается на объединённые эмиттеры второго 5 и четвертого 8 входных транзисторов, а также на базу седьмого 21 входного транзистора, где вычитается втекающий ток второго 17 источника опорного тока. Режимы работы второго 5 и четвертого 8 входных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Седьмой 21 и восьмой 22 входные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу седьмого 21 входного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной  (x₁+x₂) c пороговым уровнем 2,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При отрицательной разности сигналов (x₁+x₂)–2,5 ток с дополнительного 25 выхода второго 12 токового зеркала через коллектор седьмого 21 входного транзистора реализует первое слагаемое выражения (1) и в виде сигнала тока подается на первое 10 токовое зеркало, где суммируется с квантом тока с коллектора шестого 19 входного транзистора и преобразуется в равный ему втекающий ток, а затем передаётся на выход 3 устройства.

В схеме на фиг. 3 двухполюсник 26 служит для обнаружения наличия кванта тока в выходной цепи в процессе экспериментальных исследований.

Показанные на фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение токового «Сумматора по модулю три» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 5.742.154, 1998 г.

2. Патентная заявка US 2007/0018694, 2007 г.

3. Патент US 6.414.519, 2002 г.

4. Патентная заявка US 2004/0263210, 2004 г.

5. Патент US 6.680.625, 2004 г.

6. Патент SU 1621164, 1991 г.

7. Патент US 6.573.758, 2003 г.

8. Патент US 5.155.387, 1992 г.

9. Патент US 6.566.912, 2003 г.

10. Патент US 6.700.413, 2004 г.

11. Патент US 4.185.210, fig.2, 1980 г.

12. Патент US 3.040.192, fig.1. 1962 г.

13. Патент US 4.713.790, 1987 г.

14. Патент US 5.608.741, 1997 г.

15. Патент RU 2712412, fig.2, 2020 г.

16. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.

17. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. – Таганрог: ТРТУ, 2001. – 147с.

18. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. – ТРТУ, 2004г., 118с.

19. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. - Изд. 2-е. - М.: Издательство БИНОМ 2014. - с. 126.