Вид РИД
Изобретение
В вычислительной технике известны блоки запоминания команд с плавающей разрядностью адресной части команды, содержащие накопитель кодов команд, дешифратор операций, дешифратор номера команды, счетчик команд и регистр переадресации со схемой управления.
Предлагаемый блок отличается от известных тем, что в нем выходы дешифратора операций соединены со входами записи счетчика команд и со входами устройства управления счетчика команд.
Это позволяет сократить разрядность накопителя команд.
На чертеже дана блок-схема предлагаемого устройства.
Блок запоминания команд содержит накопитель 1 кодов команд, дешифратор 2 операций, схему 3 управления регистром переадресации и счетчиком команд, счетчик 4 команд, регистр 5 переадресации и дешифратор 6 номера команды.
Приведенная схема составлена из условия необходимости обеспечить объем накопителя чисел W2, объем накопителя команд Wк=2W2, а для простоты принято, что Wn=1, β=2 операция α, операция γ).
Ввиду того, что для накопителя команд требуется (R′а+1) разрядов номера команд, а адресная часть для чисел равна R′а разрядов, то старший разряд номера команды формируется дешифратором операций. При выполнении операций над числами разрядность R′а адресной части достаточна для того, чтобы обратиться к любой ячейке накопителя чисел. Операции α, γ, содержащие нули в младших разрядах, выполняются над командами, номер которых не превышает W2.
При выполнении операций над командами с номерами, большими W2, коды операций α, γ, уже содержат единицы в младшем разряде (старший разряд номера команды), т.е. получаются как бы новые операции, которым соответствуют выходы α′, γ′ дешифратора. Сигналы (α+α′), (γ+γ′) подаются в схему управления счетчиком команд и регистром переадресации, а сигнал (α′+γ′) является старшим разрядом номера команды и записывается либо в счетчик, либо в регистр переадресации.
Блок запоминания команд с плавающей разрядностью адресной части команды, содержащий накопитель кодов команд, дешифратор операций, дешифратор номера команды, счетчик команд и регистр переадресации со схемой управления, отличающийся тем, что, с целью сокращения разрядности накопителя команд, выходы дешифратора операций соединены со входами записи счетчика команд, а также со входами устройства управления счетчика команд.