Результат интеллектуальной деятельности: СИНТЕЗАТОР ЧАСТОТ

Предлагаемое изобретение относится к радиотехнике и может использоваться в качестве малошумящего быстро переключаемого по частоте гетеродина приемника и в других устройствах, где требуется быстрая перестройка по частоте при высокой чистоте спектра выходного сигнала.

Известен синтезатор частот (СЧ), построенный на основе системы импульсно-фазовой автоподстройки с делителем частоты с переменным коэффициентом деления (ДПКД) в цепи обратной связи (см. Левин В.А. и др. Синтезаторы частот с системой импульсно-фазовой автоподстройки. - М.: Радио и связь, 1989., стр.9, рис.1.1).

Достоинством такого СЧ с применением современных микросхем является возможность формирования на выходе его большого числа дискретных частот со стабильностью, равной стабильности одного опорного кварцевого генератора (ОКГ) при малых габаритах и малой потребляемой мощности постоянного тока.

Недостаток этого однокольцевого СЧ состоит в том, что невозможно получить одновременно высокую чистоту спектра выходного высокочастотного (ВЧ) сигнала при перестройке в широком диапазоне частот с малым шагом сетки частот и высокое быстродействие при переключении с одной частоты на другую.

Известен двухкольцевой СЧ с частотной модуляцией с последовательным включением колец фазовой автоподстройки частоты (ФАПЧ), в котором функции частотообразования разделены между первым и вторым кольцами, что уменьшает отмеченные выше противоречия (см. патент на ПМ №63996 от 29 декабря 2006 г.). В этом СЧ первое кольцо узкополосное и является опорным для второго широкополосного выходного кольца. Во втором кольце с использованием делителя частоты с дробным переменным коэффициентом деления (ДДПКД) вместо целочисленного ДПКД можно получить высокое быстродействие, которое в настоящее время необходимо в системах связи на основе быстрого переключения частот по заданной программе. Однако в этом синтезаторе даже с использованием современных микросхем СЧ с ΣΔ-модуляторами (см., например, микросхему ADF4252 фирмы Analog Devices) есть так называемые «помехи дробности», которые на 15-25 дБ ухудшают спектральную чистоту ГУН по сравнению с СЧ на основе целочисленного ДПКД, что проверено экспериментально.

Наиболее близким по технической сущности к предложенному является синтезатор частот (см. патент на изобретение RU №2329594 C1, H03L 7/18 от 20. 07. 2008 г. Бюл. №20), который принят за прототип.

Блок-схема устройства-прототипа приведена на фиг.1, где введены следующие обозначения:

1 - источник сигнала эталонной частоты (ИСЭЧ);

2 и 9 - первый и второй частотно-фазовые детекторы (ЧФД);

3 - блок управления (БУ);

4 и 10 - первый и второй делители частоты с переменным коэффициентом деления (ДПКД);

5 и 8 - первый и второй фильтры нижних частот (ФНЧ);

6 - генератор, управляемый напряжением (ГУН);

7 - буферный каскад (БК);

11 - запоминающий блок (ЗБ);

12 - переключатель с двух направлений (ПД);

13 - двухрежимный автогенератор (ДА);

14 - ключ (КЛ);

15 - делитель напряжения (ДН);

16 - блок временных интервалов (БВИ).

Устройство-прототип содержит последовательно соединенные источник сигнала эталонной частоты ИСЭЧ 1 и буферный каскад БК 7, первый выход которого соединен с первым входом первого ЧФД 2, выход которого через первый ФНЧ 5 соединен с управляющим входом ГУН 6, первый выход которого через первый ДПКД 4 соединен со вторым входом первого ЧФД 2.

Таким образом, на основе ГУН 6 образовано первое кольцо ФАПЧ.

Второй выход БК 7 соединен с первым входом второго ЧФД 9, выход которого через второй ФНЧ 8 соединен с входом ЗБ 11 и первым входом ПД 12, второй вход которого соединен с выходом ЗБ 11. Выход ПД 12 соединен с управляющим входом ДА 13, первый выход которого через второй ДПКД 10 соединен со вторым входом второго ЧФД 9.

Следовательно, второе кольцо ФАПЧ на основе двухрежимного автогенератора ДА 13 включено параллельно первому кольцу.

Второй выход ГУН 6 через последовательно соединенные ДН 15 и КЛ 14 соединен с ВЧ входом ДА 13, второй выход которого является выходом устройства. Управляющим входом устройства-прототипа является вход БУ 3, выход которого соединен с управляющими входами первого ДПКД 4, второго ДПКД 10 и входом БВИ 16, выход которого соединен с управляющими входами ПД 12 и КЛ 14.

Устройство-прототип работает следующим образом.

Управляющая команда на включение поступает на вход БУ 3, выходной сигнал которого является командой на установление задаваемого (одинакового, например равного N) коэффициента деления для первого ДПКД 4 и второго ДПКД 10. Сигнал с первого выхода ГУН 6 через первый ДПКД 4 и сигнал с первого выхода ДА 13 через второй ДПКД 10 подаются соответственно на вторые входы первого ЧФД 2 и второго ЧФД 9, на первые входы которых подается сигнал от ИСЭЧ 1 после разделения в БК 7 с первого и второго его выходов соответственно.

Кроме того, управляющая команда на включение через БУ 3 подается на БВИ 16, который формирует сигнал длительностью Т₃ для управления ПД 12 и КЛ 14. По этой команде ПД 12 соединяет выход второго ФНЧ 8 с управляющим входом ДА 13 на время Т₃ и на это же время размыкает КЛ 14. При этом выходное напряжение с первого ЧФД 2 через первый ФНЧ 5 подается на управляющий вход ГУН 6 и через определенный отрезок времени Т₃ обеспечивается вхождение в синхронизм в первом кольце ФАПЧ на основе ГУН 6, на выходе которого формируется заданная частота.

В то же время выходное напряжение со второго ЧФД 9 через второй ФНЧ 8 и ПД 12, замкнутый по команде с БВИ 16, подается на управляющий вход ДА 13. Напряжение на управляющем входе ДА 13 через определенный отрезок времени Т₃ обеспечивает получение на выходах ДА 13 частоты, точно равной эталонной частоте, умноженной на N - коэффициент деления второго ДПКД 10. Таким образом, одновременно с первым работает второе, дополнительное кольцо ФАПЧ и в обоих кольцах на выходе формируются одинаковые частоты. В то же время управляющее напряжение с выхода второго ФНЧ 8 запоминается в ЗБ 11.

По истечении отрезка времени Т₃ команда с выхода БВИ 16 меняется и ключ КЛ 14 замыкается, а ПД 12 отключает управляющий вход ДА 13 от второго ФНЧ 8 и подключает его вход к выходу ЗБ 11. Следовательно, второе кольцо ФАПЧ перестает работать и ДА 13 переходит в режим автоколебаний по частоте, близкой к той, которая установилась перед отключением. Одновременно на ВЧ вход ДА 13 через замкнутый КЛ 14 и делитель напряжения ДН 15 подается напряжение со второго выхода ГУН 6 и происходит захват частоты колебаний ДА 13 колебаниями ГУН 6.

Следовательно, выходное напряжение ДА 13 будет иметь частоту, равную синтезированной в ГУН 6, который охвачен кольцом ФАПЧ, а «шумы» должны (!) соответствовать «шумам» генератора ДА 13, который работает в режиме автоколебаний. «Шумы» автогенератора без кольца ФАПЧ значительно ниже, чем у синтезаторов с кольцом ФАПЧ на основе целочисленного ДПКД (примерно на 20-30 дБ согласно данным, приведенным в описании синтезатора-прототипа на стр.2).

Недостаток рассмотренного синтезатора-прототипа состоит в следующем.

1. Напряжение ВЧ внешнего возбуждения подается на вход ДА 3 со второго выхода ГУН 6 (вместе со значительной величиной «шума») через делитель напряжения ДН 15. Подавление «шума» от внешнего возбуждения осуществляется с помощью выбора ДН 15 так, чтобы уменьшить уровень ВЧ возбуждения до минимально возможного, при котором еще возможен захват частоты в ДА 13. При этом также уменьшается и уровень «шума». Но дальнейшее уменьшение поступающего от ГУН 6 «шума» с помощью ДН 15 уже невозможно из-за уменьшения ВЧ сигнала и опасности срыва захвата частоты. Причем эти «шумы» могут быть значительными, особенно при использовании дробных ДПКД, что отмечено выше.

2. Быстродействие также недостаточно.

При переключении частот фактически время установления синхронизма в обоих кольцах ФАПЧ существенно меньше, чем заданный интервал времени Т₃, который определяется от БВИ 16 (естественно, всегда с некоторым запасом). Иначе говоря, уже здесь происходит ухудшение быстродействия из-за ожидания окончания интервала времени Т₃ после установления синхронизма в системе ФАПЧ.

Кроме того, в синтезаторе-прототипе в обоих кольцах применяются импульсные ЧФД, на вторые входы которых поступают короткие импульсы с выходов соответственно первого ДПКД 4 и второго ДПКД 10. Однако на первые входы этих ЧФД поступают сигналы (очевидно, не импульсные) с первого и второго выходов буферного каскада БК 7 (не делителя частоты). Это не позволяет синхронизировать работу в кольцах, что затягивает процесс вхождения в синхронизм, т.е. ухудшается быстродействие.

Таким образом, уменьшение «шумов» и времени переключения частот в синтезаторе-прототипе недостаточно.

Для устранения указанного недостатка в синтезатор частот, содержащий источник сигнала эталонной частоты, последовательно соединенные первый частотно-фазовый детектор, первый фильтр нижних частот, генератор, управляемый напряжением, и первый делитель частоты с переменным коэффициентом деления, выход которого соединен со вторым входом первого частотно-фазового детектора; делитель напряжения, вход которого соединен со вторым выходом генератора, управляемого напряжением; последовательно соединенные двухрежимный автогенератор, второй делитель частоты с переменным коэффициентом деления, второй частотно-фазовый детектор, второй фильтр нижних частот, запоминающий блок, переключатель с двух направлений, выход которого соединен с управляющим входом двухрежимного автогенератора, второй выход которого является выходом устройства, а второй вход двухрежимного автогенератора соединен с выходом ключа, выход второго фильтра нижних частот, кроме того, соединен со вторым входом переключателя с двух направлений, введены последовательно соединенные цифровой потенциометр, неинвертирующий усилитель, выход которого соединен с управляющим входом управляемого полосового фильтра, второй вход которого соединен с выходом делителя напряжения, а выход управляемого полосового фильтра соединен с первым входом ключа, а также инвертор, первый и второй делители частоты с фиксированным коэффициентом деления, индикатор синхронизма и микроконтроллер, второй управляющий выход которого соединен с входом инвертора и вторым (управляющим) входом ключа, а выход индикатора синхронизма соединен с входом микроконтроллера, причем входы первого и второго делителей частоты с фиксированным коэффициентом деления соединены с выходом источника сигнала эталонной частоты, управляющая шина с первого выхода микроконтроллера соединена с управляющими входами первого и второго делителей частоты с переменным коэффициентом деления, первого и второго делителей частоты с фиксированным коэффициентом деления и цифрового потенциометра. При этом вход индикатора синхронизма соединен с выходом второго частотно-фазового детектора, выход инвертора соединен с управляющим входом переключателя с двух направлений, выходы первого и второго делителей частоты с фиксированным коэффициентом деления соединены соответственно со вторыми входами первого и второго частотно-фазовых детекторов.

Блок-схема предложенного устройства приведена на фиг.2, где введены следующие обозначения:

1 - источник сигнала эталонной частоты (ИСЭЧ);

2 и 9 - первый и второй частотно-фазовые детекторы (ЧФД);

4 и 10 - первый и второй делители частоты с переменным коэффициентом деления (ДПКД);

5 и 8 - первый и второй фильтры нижних частот (ФНЧ);

6 - генератор, управляемый напряжением (ГУН);

11 - запоминающий блок (ЗБ);

12 - переключатель с двух направлений (ПД);

13 - двухрежимный автогенератор (ДА);

14 - ключ (КЛ);

15 - делитель напряжения (ДН);

17 - управляемый полосовой фильтр (УПФ);

18 - инвертор (ИНВ);

19 и 20 - первый и второй делители частоты с фиксированным коэффициентом деления (ДФКД);

21 - микроконтроллер (МК);

22 - индикатор синхронизма (ИС);

23 - цифровой потенциометр (ЦП);

24 - неинвертирующий усилитель (УН).

Предлагаемое устройство содержит ИСЭЧ 1, последовательно соединенные первый ЧФД 2, первый ФНЧ 5, ГУН 6 и первый ДПКД 4, выход которого соединен со вторым входом первого ЧФД 2; последовательно соединенные КЛ 14, ДА 13, второй ДПКД 10, второй ЧФД 9, второй ФНЧ 8, ЗБ 11 и ПД 12; при этом второй выход ГУН 6 соединен с входом ДН 15, выход второго ФНЧ 8, кроме того, соединен с первым входом ПД 12, выход которого соединен с управляющим входом ДА 13, второй выход которого является выходом устройства, а также УПФ 17, инвертор ИНВ 18, первый ДФКД 19, второй ДФКД 20, МК 21, ИС 22, последовательно соединенные ЦП 23 и УН 24, выход которого соединен с управляющим входом УПФ 17. Причем УПФ 17 включен между выходом ДН 15 и первым входом КЛ 14, выход ИНВ 18 соединен с управляющим входом ПД 12, входы первого ДФКД 19 и второго ДФКД 20 соединены с выходом ИСЭЧ 1, управляющая шина с первого выхода МК 21 соединена с управляющими входами первого ДПКД 4, второго ДПКД 10, первого ДФКД 19, второго ДФКД 20, ЦП 23, второй выход МК 21 соединен с управляющими входами КЛ 14 и ИНВ 18, а вход МК 21 соединен с выходом ИС 22, вход которого соединен с выходом второго ЧФД 9; выход первого ДФКД 19 соединен с первым входом первого ЧФД 2, выход второго ДФКД 20 соединен с первым входом второго ЧФД 9.

Предлагаемое устройство работает следующим образом.

При включении СЧ на заданную частоту с первого выхода МК 21 по управляющей шине поступают в двоичном коде сигналы на управляющие входы: первого ДПКД 4 и второго ДПКД 10, устанавливая в них одинаковые коэффициенты деления N, первого ДФКД 19 и второго ДФКД 20, устанавливая в них одинаковые коэффициенты деления R и одновременно сбрасывая их в начало счета, цифрового потенциометра ЦП 23, устанавливая на его выходе определенное управляющее напряжение в соответствии с кодограммой, поступившей на его вход. С выхода ЦП 23 это управляющее напряжение поступает на вход УН 24, в котором после необходимого усиления формируется управляющее напряжение и приходит на управляющий вход УПФ 17, устанавливая его центральную частоту в соответствии с заданной. Одновременно со второго выхода МК 21 поступает управляющий сигнал на управляющий вход КЛ 14 и через инвертор ИНВ 18 на управляющий вход ПД 12. При этом КЛ 14 размыкается и на ВЧ вход ДА 13 уже не поступает ВЧ напряжение со второго выхода ГУН 6, а ПД 12 открывается для прохождения сигнала с выхода второго ФНЧ 8 на управляющий вход ДА 13 и закрывается для прохождения сигнала с выхода ЗБ 11 (т.е. замыкается второе кольцо ФАПЧ).

Управляющая шина с выхода микроконтроллера МК 21 представляет собой стандартный трехпроводный интерфейс, где по трем проводам поступают в последовательном двоичном коде импульсные сигналы: 1) тактовые импульсы (ТИ), 2) информационный сигнал (ИНФ), 3) импульс разрешения записи (ИЗ) передаваемой информации в один из блоков синтезатора. Причем для всех блоков общими проводами являются ТИ и ИНФ, а импульс разрешения записи ИЗ передаваемой информации поступает по отдельному проводу в каждый управляемый блок.

В каждом кольце при переключении частот по сигналам от МК 21 происходит синхронный сброс и пуск обоих счетчиков кольца (ДФКД и ДПКД), когда оба счетчика начинают счет одновременно. Это позволяет значительно увеличить быстродействие по сравнению с тем, если бы оба счетчика срабатывали случайно в разное время - при этом получалось бы затягивание времени вхождения в синхронизм.

В результате одновременно и синхронно работают два одинаковых кольца ФАПЧ и в них устанавливаются одинаковые частоты с точностью до фазы общего источника эталонной частоты. Как только второе кольцо ФАПЧ войдет в синхронизм, на выходе ИС 22 формируется сигнал синхронизма (Лог.1), который поступает на вход МК 21. В этом случае со второго выхода МК 21 приходит сигнал на управляющий вход КЛ 14 и через инвертор ИНВ 18 на управляющий вход ПД 12, что вызывает открывание КЛ 14 для прохождения ВЧ напряжения с выхода ГУН 6 на ВЧ вход ДА 13 и переключение управляющего входа ДА 13 с выхода второго ФНЧ 8 на выход ЗБ 11, в котором на этот момент запомнилось управляющее напряжение с выхода второго ФНЧ 8.

Следовательно, второе кольцо ФАПЧ перестает работать и ДА 13 переходит в режим автоколебаний по частоте, близкой к частоте ГУН 6, что приводит к быстрому захвату частоты колебаний ДА 13 колебаниями ГУН 6, которые поступают через ДН 15, УПФ 17 и замкнутый КЛ 14 на ВЧ вход ДА 13. Быстрый захват частоты в ДА 13 от воздействия ВЧ напряжения с выхода ГУН 6 обусловлен тем, что перед этим их частоты были равны.

Таким образом, частота синтезируемого сигнала на выходах ДА 13 будет определяться частотой ГУН 6, охваченного кольцом ФАПЧ, а «шумы» будут определяться «шумами» самого ДА 13. Снижение «шумов» ДА 13 обусловлено не только выбором соответствующих параметров ДН 15, но и дополнительной фильтрацией их в УПФ 17. Причем при переключении частот СЧ центральная частота УПФ 17 с помощью управляющего напряжения, поступающего на варикапы полосового фильтра, переключается соответственно на заданную частоту по команде от МК 21 (т.е. это следящий полосовой фильтр).

Цифровой потенциометр ЦП 23 на одноканальной микросхеме AD8400 представляет собой (см. фиг.3) устройство для декодирования входных величин, выраженных в двоичном коде, в соответствующие им значения сопротивлений на выходе. Цифровой потенциометр на микросхеме AD8400 может выполнять в аппаратуре разные функции, в том числе и функцию обычного переменного сопротивления и потенциометра, с выхода которого можно получать 256 дискретных значений напряжений от одного эталонного источника U_ЭТ. Это значит, что центральная частота УПФ 17 может иметь 256 градаций своего положения в диапазоне частот синтезатора.

Быстродействие предлагаемого СЧ в переходном режиме связано с отсутствием задержки при переключениях второго кольца ФАПЧ, с синхронной работой колец ФАПЧ при вхождении в синхронизм и соответственно с быстрым захватом частоты в ДА 13.

Основное достоинство предложенного технического решения в том, что с помощью введенных новых элементов, объединенных соответствующими связями с остальными узлами схемы, осуществляется возможность значительного повышения быстродействия синтезатора при переключении с одной частоты на другую и одновременного получения более высокой чистоты спектра выходного сигнала.

Доказательством возможности осуществления предлагаемого устройства является то, что вводимые блоки типовые и могут быть выполнены на широко известных микросхемах. Цифровая часть синтезаторов, которая включает в себя ДПКД, ДФКД, ЧФД и другие вспомогательные узлы, выполняется на микросхемах ЦСЧ с ИФАПЧ разных фирм. При этом в одной микросхеме могут быть один или два независимых ЦСЧ с целочисленным ДПКД (Integer-N) или с дробным (Fractional-N). Например, микросхемы LMX2364, LMX2470 фирмы National Semiconductor, микросхемы ADF4252 фирмы Analog Devices представляют собой двойной синтезатор с двумя раздельными контурами регулирования: один с дробным ДПКД (ДДПКД), другой с целочисленным ДПКД. Микросхема ADF4001 фирмы Analog Devices имеет только один целочисленный ДПКД, прецизионный ЧФД и ультранизкий фазовый шум. Индикаторы синхронизма обычно входят в состав этих микросхем на выходе ЧФД и бывают двух типов: цифровой и аналоговый. Цифровой ИС работает так, что, если в трех (или пяти) последовательных циклах измерения фазовое рассогласование между импульсами двух потоков импульсов на входах ЧФД меньше 15 нс, то имеется синхронизм в кольце ФАПЧ и на выходе цифрового ИС формируется уровень Лог.1. Если фазовая ошибка больше 25 нс в одном цикле измерения, то синхронизма нет и на выходе цифрового ИС формируется уровень Лог.0. Цифровой потенциометр может быть выполнен на микросхеме AD8400 фирмы Analog Devices. Неинвертирующий усилитель может быть выполнен на операционном усилителе AD822AR фирмы Analog Devices. В качестве микроконтроллера МК 21 может использоваться микросхема C8051F220 фирмы Silicon Laboratories (CYGNAL). Ключевые устройства могут быть выполнены на микросхеме МС 14053В фирмы Motorolla.

Таким образом, в предложенном синтезаторе частот значительно повышается чистота спектра выходного сигнала, что очень важно особенно при использовании СЧ с дробным ДПКД из-за необходимости подавления «помех дробности». Одновременно существенно повышается быстродействие СЧ как в режиме вхождения в синхронизм, так и в режиме захвата частоты ДА 13 от источника ВЧ сигнала внешнего возбуждения.

Это позволяет использовать предлагаемый малошумящий СЧ в перспективных системах радиосвязи с быстрой перестройкой частоты.