Генератор цифрового синусоидального сигнала

Изобретение относится к цифровой преобразовательной технике и может быть использовано для синтеза цифрового кода синусоиды в электроприводах постоянного и переменного тока с цифровым управлением.

Известны цифровые генераторы синусоидальных сигналов (Патент RU 2568391 С1, Н03В 19/12, 2014; Патент RU 2156027 С1, Н03В 19/12, Н03K 3/64 1999; Патент SU 1596427 А1, Н03В 19/00, 1990), содержащие генераторы тактовых сигналов, счетчики, блоки постоянной памяти, цифроаналоговые преобразователи.

Основными недостатками данных устройств является наличие аналогового преобразования и блоков постоянной памяти, что не позволяет получить схему в интегральном исполнении.

Наиболее близким по технической сущности к заявляемому техническому решению является устройство (Патент RU 2108657 С1, Н03В 19/12, 1998), в котором на основе четырехразрядного счетчика импульсов в коде Грея формируются управляющие сигналы, коммутирующие эталонные сигналы отрезков синусоиды, которые в свою очередь сформированы набором функционально-взвешенных источников тока.

Однако в данном устройстве используется также дискретный способ преобразования в сочетании с аналоговым, что не обеспечивает точности и симметрии формирования синусоиды, при отсутствии цифрового выхода требуемой разрядности.

Техническим результатом предлагаемого изобретения является повышение точности и симметрии с возможностью наращивания разрядности выходного сигнала.

Это достигается тем, что в устройство генератора цифрового синусоидального сигнала, содержащий тактовый генератор, выход которого соединен с первым входом двухканального вентиля и счетчиком импульсов двоичного кода, выход старшего разряда двоичного счетчика соединен с входом счетчика трехфазного кода, а выход младшего разряда двоичного счетчика соединен с первым входом двухканального вентиля введен логический блок, выходы которого соединены со вторыми входами двухканального вентиля, выход которого соединен со входом двоичного счетчика импульсов, старший разряд счетчика поступает на все вторые входы двухвходового поразрядного сумматора по модулю два, а выходы младших разрядов счетчика поступают на первые входы сумматора, выходы которого являются шинами выходного сигнала.

На фиг. 1 приведена структурная электрическая схема предлагаемого устройства; на фиг. 2 - диаграмма его работы.

Генератор цифрового синусоидального сигнала (фиг. 1) содержит задающий генератор прямоугольных импульсов фиксированной частоты 1, k-разрядный счетчик двоичного кода 2, делитель-счетчик трехфазного кода 3, логический блок 5, двухканальный вентиль 4, (k+3)-разрядный счетчик двоичного кода 6, набор из (k+2)-двухвходовых сумматоров 7 по модулю два.

Предлагаемое устройство работает следующим образом.

Импульсы стабильной частоты ƒ=const с задающего генератора поступают на вход двоичного счетчика 2^k, где k - разрядность и на первый вход первого канала вентиля 4. Выход младшего разряда счетчика 2 равный ƒ/2 поступает на первый вход второго канала вентиля 4, старший разряд счетчика 2 поступает на вход счетчика трехфазного кода 3, выходы которого являются входами логического блока 5, на выходе которого формируются сигналы q₁ и q₂ в соответствии с заданными математическими соотношениями параметров: , q₂=m₁, которые поступают на вторые входы двухканального вентиля 4. Вентиль 4 формирует на своем выходе чередующуюся последовательность импульсов частотой ƒ и ƒ/2, которая поступает на вход двоичного счетчика импульсов 6 разрядностью 2^k+3, с младших (k+2)-выходов образуется цифровой код половины периода синусоиды, который поступает на первые входы (k+2)-двухвходовых сумматоров 7 по модулю два. На вторые входы сумматора 7 поступает старший разряд b_k+3 счетчика 6 для формирования второй половины синусоиды.

Таким образом, на шинах выходного сигнала появляется цифровой код у₁, у₂, … у_k, у_k+1, у_k+2 с законом изменения, близким к синусоидальному, частота которого линейно связана с частотой тактового генератора ƒ_sin=ƒ/12⋅2^k.

Все преобразования в устройстве выполняются в дискретном виде и возможна полная реализация в интегральном исполнении, а также изменение разрядности выходного кода, при этом изменение цифрового кода (k+2)-разрядов охватывает весь двоичный диапазон от 0 до (2^k+2-1).