УСТРОЙСТВО ОБРАБОТКИ ДАННЫХ И СПОСОБ ОБРАБОТКИ ДАННЫХ
Вид РИД
Изобретение
Область техники, к которой относится изобретение
Настоящее изобретение относится к устройству обработки данных и способу обработки данных и, более конкретно, например, к устройству обработки данных и способу обработки данных, способным повысить устойчивость к ошибкам данных.
Уровень техники
Код LDPC (кода с низкой плотностью проверок на четность) обладает высокой способностью корректировать ошибки, так что недавно, например, этот код начал широко применяться в системах связи и передачи информации, включая системы спутникового цифрового вещания, такие как система DVB (цифровое видео вещание)-S.2 (например, см. непатентный документ 1), используемая в Европе. Кроме того, код LDPC сейчас рассматривают для применения в системах наземного цифрового вещания следующего поколения.
Согласно последним исследованиям, можно понять, что при использовании кода LDPC аналогично турбо-коду или другому подобному коду увеличение длины кода позволяет приблизиться к пределу Шеннона. Кроме того, поскольку код LDPC обладает тем свойством, что минимальное расстояние пропорционально длине кода, этот код LDPC имеет хорошую характеристику вероятности блочных ошибок и обладает тем преимуществом, что явление так называемого минимального уровня ошибок, наблюдаемое при декодировании турбо-кода или аналогичного кода, в большинстве случаев не возникает.
Далее код LDPC будет описан более конкретно. Такой код LDPC представляет собой линейный код, и здесь этот код будет описан в качестве двоичного кода, что, в принципе, не обязательно.
Отличительным свойством кода LDPC является тот факт, что проверочная матрица четности, определяющая код LDPC, является разреженной. Здесь под разреженной матрицей понимают матрицу, в которой число единичных "1" элементов матрицы очень мало (матрица, в которой большинство элементов являются нулевыми "0").
На Фиг.1 представлен пример проверочной матрицы Н для кода LDPC.
В проверочной матрице H, показанной на Фиг.1, вес (число "1") (вес столбца) каждого столбца равен "3", а вес (вес строки) каждой строки "6".
При кодировании (кодирование в коде LDPC) в соответствии с кодом LDPC, например, генерируют порождающую матрицу G на основе указанной проверочной матрицы Н и формируют кодовое слово (код LDPC) путем умножения бит двоичной информации на порождающую матрицу G.
Более конкретно, устройство кодирования, осуществляющее кодирование в коде LDPC, сначала вычисляет порождающую матрицу G в соответствии с уравнением GHT=0, где HT представляет транспонированную версию проверочной матрицы H. Здесь, если порождающая матрица G представляет собой матрицу размером K×N, устройство кодирования генерирует кодовое слово с (=uG) длиной N бит путем умножения порождающей матрицы G на строку бит (вектор и) информации, содержащую K бит. Кодовое слово (код LDPC), сгенерированное устройством кодирования, принимают после прохождения заданного канала связи на приемной стороне.
Для декодирования кода LDPC применяют алгоритм, предложенный Галлагером, назвавшим этот алгоритм вероятностным декодированием. Такое декодирование может быть произведено в соответствии с алгоритмом передачи сообщений, основанным на распространении надежности в так называемом графе Таннера, образованном символьными вершинами (также именуемыми вершинами сообщений) и проверочными вершинами. В последующем эти символьные вершины и проверочные вершины будут, где это возможно именоваться просто вершинами.
На Фиг.2 представлена последовательность декодирования кода LDPC.
В последующем, действительная величина (величина логарифмического отношения правдоподобия (LLR) при приеме), полученная в результате представления вероятности того, что величина i-го кодового бита в составе кода LDPC (одно кодовое слово), принятого на приемной стороне, равна "0", в виде логарифмического отношения правдоподобия, будет именоваться принятой величиной u0i, где это возможно. Кроме того, сообщение, исходящее из проверочной вершины, обозначают uj, а сообщение, исходящее из символьной вершины, обозначают vi.
Во-первых, при декодировании кода LDPC, как показано на Фиг.2, на этапе S11, принимают код LDPC, инициализируют сообщение (сообщение проверочной вершины) uj, приравняв его "0", целочисленную переменную к, служащую счетчиком повторений процесса, также инициализируют, приравняв ее "0", и процесс переходит к этапу S12. На этапе S12 на основе принятой величины u0i, полученной в результате приема кода LDPC, получают сообщение (сообщение символьной вершины) vi путем выполнения вычислений (вычисления для символьной вершины), представленных Уравнением (1), и получают сообщение uj путем выполнения вычислений (вычисления для проверочной вершины), представленных Уравнением (2), на основе сообщения vi.
Уравнение 1
Уравнение 2
Здесь, dv и dc, представленные в Уравнениях (1) и (2), являются параметрами, представляющими число единиц "1" в проверочной матрице Н в вертикальном направлении (столбец) и горизонтальном направлении (строка), так что значения этих параметров могут быть выбраны произвольно, например, в случае кода (3, 6), dv=3 и dc=6.
Кроме того, при вычислениях для символьной вершины, представленных Уравнением (1), и вычислениях для проверочной вершины, представленных Уравнением (2), каждое сообщение, поступившее из ветви (ребра) (линия, соединяющая символьную вершину и проверочную вершину), в которую нужно передать сообщение, не задают в качестве цели вычислений, вследствие чего вычисления производят в диапазонах с 1 по dv-1 и с 1 по dc-1. Вычисления для проверочной вершины, представленные Уравнением (2), реально осуществляют путем организации таблицы функции R(v1,v2), представленной в Уравнении (3), т.е. определенной в качестве одной выходной величины для двух входных величин v1 и v2, заранее, и затем последовательно (рекурсивно) используя эту таблицу, как представлено Уравнением (4).
Уравнение 3
Уравнение 4
В дополнение к этому, на этапе S12, увеличивают переменную к на единицу и переходят к этапу S13. На этапе S13 определяют, превосходит ли переменная к заданное число С повторений операций декодирования. Если на этапе S13 определено, что переменная к не больше величины С, процесс возвращается к этапу S12, и повторяются те же операции.
С другой стороны, если на этапе S13 определено, что переменная к больше величины С, процесс переходит к этапу S14, получают сообщение vi в качестве конечного результата декодирования, выполняя вычисления, представленные в Уравнении (5), и передают это сообщение на выход, так что процесс декодирования кода LDPC завершается.
Уравнение 5
Здесь, вычисления, представленные в Уравнении (5), в отличие от вычислений для символьной вершины, представленных Уравнением (1), осуществляют с использованием сообщений uj, поступающих из всех ветвей, соединенных с этой символьной вершиной.
На Фиг.3 представлен пример проверочной матрицы H для кода LDPC (3, 6) (кодовая скорость равна 1/2, длина кода равна 12).
В проверочной матрице Н, показанной на Фиг.3, аналогично матрице, изображенной на Фиг.1, вес столбца равен 3 и вес строки равен 6.
На Фиг.4 представлен граф Таннера для проверочной матрицы Н, показанной на Фиг.3.
Здесь, на Фиг.4 вершина, обозначенная знаком плюс "+", является проверочной вершиной, а вершина, обозначенная знаком равенства "=", является символьной вершиной. Проверочная вершина и символьная вершина соответствуют строке и столбцу проверочной матрицы H. Линия, соединяющая проверочную вершину с символьной вершиной, представляет собой ветвь (ребро) и соответствует единичному ("1") элементу проверочной матрицы.
Другими словами, если элемент j-й строки и i-го столбца в матрице контроля четности равен "1", на Фиг.4, i-я символьная вершина (вершина, обозначенная знаком "=") сверху и j-я проверочная вершина (вершина, обозначенная знаком "+") сверху соединены ветвью одна с другой. Ветвь представляет, что бит кода, соответствующий символьной вершине, имеет ограничительное условие, соответствующее проверочной вершине.
В процессе реализации алгоритма суммы произведения, представляющего собой способ декодирования кода LDPC, многократно выполняют вычисления для символьной вершины и вычисления для проверочной вершины.
На Фиг.5 представлены вычисления для символьной вершины, выполняемые в такой символьной вершине.
В символьной вершине сообщение vi, которое соответствует ветви, являющейся целью вычислений, получают посредством процедуры вычислений для символьной вершины, представленной Уравнением (1), с использованием сообщений u1 и u2, поступающих от остальных ветвей, соединенных с этой символьной вершиной, и принятой величины u0i. Сообщения, соответствующие другим ветвям, получают аналогичным способом.
На Фиг.6 представлены вычисления для проверочной вершины, выполняемые в такой проверочной вершине.
Здесь, вычисления для проверочной вершины, представленные Уравнением (2), могут быть преобразованы в Уравнение (6) с использованием соотношения, соответствующего уравнению "а×b=exp{ln(|а|)+ln(|b|)}×sign(a)×sign(b). Здесь, sign(x) равно 1, когда when x≥0, и равно -1, когда х<0.
Уравнение 6
В случае, где x≥0, когда функция ϕ(х) определена соотношением "ϕ(x)=ln(tanh(x/2))", удовлетворяется соотношение "ϕ-1(x)=2tanh-1(e-x)" и, соответственно, Уравнение (6) может быть преобразовано в Уравнение (7).
Уравнение 7
В проверочной вершине указанные вычисления для проверочной вершины, представленные Уравнением (2), осуществляют на основе Уравнения (7).
Другими словами, как показано на Фиг.6, в проверочной вершине сообщение uj, соответствующее ветви, являющейся целью вычислений, может быть получено в результате вычислений для проверочной вершины, представленных Уравнением (7), с использованием сообщений v1, v2, v3, v4 и v5, поступающих из остальных ветвей, соединенных с этой проверочной вершиной. Сообщения, соответствующие другим ветвям, получают аналогичным способом.
Кроме того, функция ϕ(x), входящая в Уравнение (7), может быть представлена уравнением ϕ(x)=ln((ex+1)/(ех-1)), и ϕ(х)=ϕ-1(x) для x>0. При реализации функций ϕ(x) и ϕ-1(x) аппаратным способом есть случаи, когда эти функции реализуют с использованием просмотровых таблиц LUT (Look Up Table), причем эти таблицы LUT является одинаковыми для обеих функций.
Список литературы
Непатентный документ
Непатентный документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06)
Раскрытие изобретения
Проблемы, раскрываемые изобретением
Код LDPC используют в системе DVB-S.2, являющейся стандартом спутникового цифрового вещания, или в системе DVB-T.2, являющейся стандартом наземного цифрового вещания следующего поколения. Кроме того, планируется использовать код LDPC в системе DVB-C.2, являющейся стандартом цифрового вещания в сетях кабельного телевидения (CATV) следующего поколения.
В системе цифрового вещания, соответствующей стандарту DVB, такому как DVB-S.2, код LDPC задают (представляют в символьной форме) в виде символа системы с ортогональной модуляцией (цифровой модуляции), такой как QPSK (квадратурная фазовая манипуляция), преобразуют этот символ в сигнальную точку и передают.
В процессе представления кода LDPC в символьной форме перестановка кодовых бит кода LDPC осуществляют блоками по два или более кодовых бит, а после перестановки эти кодовые биты рассматриваются в качестве бит символа.
В качестве системы для перестановки кодовых бит с целью представления кода LDPC в символьной форме предложены разнообразные системы, и, например, такая система определена также в стандарте DVB-T.2.
Однако DVB-T.2 представляет собой стандарт цифрового вещания, специально предназначенный для использования в стационарных оконечного устройствах, таких как телевизионные приемники, установленных в домах или аналогичных местах, и может не подходить для цифрового вещания, специально предназначенного для применения мобильным оконечным устройством.
Другими словами, схема мобильного оконечного устройства должна быть по размерам меньше схемы стационарного оконечного устройства, а также необходимо обеспечить низкое потребление энергии в мобильном оконечном устройстве. Соответственно, в системах цифрового вещания, специально предназначенных для работы с мобильными оконечными устройствами для уменьшения нагрузки, необходимой для такого процесса, как декодирование кода LDPC, или аналогичного процесса, в мобильном оконечном устройстве, например, в некоторых случаях число повторений при декодировании кода LDPC (число С повторений) или длину кода LDPC ограничивают в большей степени, чем в системе цифрового вещания, специально предназначенной для работы со стационарными оконечными устройствами.
Однако даже при таких ограничениях необходимо поддерживать в некоторой степени устойчивость против ошибок.
Настоящее изобретение создано с учетом такой ситуации и предназначено для повышения устойчивости данных, таких как код LDPC, к ошибкам.
Решение проблем
Устройство обработки данных/способ обработки данных согласно первому аспекту настоящего изобретения включает:
модуль/этап перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ и установки кодовых бит после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, хранящего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемых в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемые в направлении строк устройства хранения, образуют b символов,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом правило назначения представляет собой правило, устанавливающее группы бит, полученные посредством группирования кодовых бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп кодовых бит и группы, полученные посредством группирования символьных бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп символьных бит, при этом определяет набор групп, представляющих собой сочетание группы кодовых бит и группы символьных бит, которым назначены кодовые биты из этой группы кодовых бит, и определяет число кодовых бит и число символьных бит в каждой группе кодовых бит и в каждой группе символьных бит в составе этого набора групп, при этом в случае, где m бит являются четырьмя битами, целое число b равно двум и четыре бита из совокупности кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с 16-уровневой квадратурной амплитудной модуляцией (16 QAM), в качестве одного символа, кодовые биты в количестве 4×2 бит группируют в три группы кодовых бит и символьные биты в количестве 4×2 бит группируют в две группы символьных бит,
при этом по правилу назначения происходит назначение одного бита кодовых бит в группе кодовых бит, для которой вероятность ошибки является наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение одного бита кодовых бит группы кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, и назначение трех бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве трех бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 1/2,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117
3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956
148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055
185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991
424 444 923 1679
91 436 535 978
362 677 821 1695
1117 1392 1454 2030
35 840 1477 2152
1061 1202 1836 1879
242 286 1140 1538
111 240481 760
59 1268 1899 2144
737 1299 1395 2072
34 288 810 1903
232 1013 1365 1729
410 783 1066 1187
113 885 1423 1560
760 909 1475 2048
68 254 420 1867
283 325 334 970
168 321 479 554
378 836 1913 1928
101 238 964 1393
304 460 1497 1588
151 192 1075 1614
297 313 677 1303
329 447 1348 1832
582 831 984 1900
Устройство обработки данных/способ обработки данных согласно второму аспекту настоящего изобретения включает:
модуль/этап перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и установки кодовых бит после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, хранящего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, при этом устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом m бит являются четырьмя битами и целое число b равно двум,
при этом четыре бита из совокупности кодовых бит преобразуют в одну из 16
сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа,
при этом устройство хранения включает 8 столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 4320/(4×2) бит в направлении столбцов,
при этом при перестановке кодовых бит перестановка для назначения согласно указанному правилу назначения осуществляется таким образом, что (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, является битом b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, является битом y#i,
при этом бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y1, бит b3 назначают биту y6, бит b4 назначают биту y2, бит b5 назначают биту y5, бит b6 назначают биту y3 и бит b7 назначают биту y7,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 1/2,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117
3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956
148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055
185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991
424 444 923 1679
91 436 535 978
362 677 821 1695
1117 1392 1454 2030
35 840 1477 2152
1061 1202 1836 1879
242 286 1140 1538
111 240 481 760
59 1268 1899 2144
737 1299 1395 2072
34 288 810 1903
232 1013 1365 1729
410 783 1066 1187
113 885 1423 1560
760 909 1475 2048
68 254 420 1867
283 325 334 970
168 321 479 554
378 836 1913 1928
101 238 964 1393
304 460 1497 1588
151 192 1075 1614
297 313 677 1303
329 447 1348 1832
582 831 984 1900
Устройство обработки данных/способ обработки данных согласно третьему аспекту настоящего изобретения включает:
модуль/этап перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и задает кодовые биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, хранящего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемых в направлении строк, устанавливают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом правило назначения представляет собой правило, которое устанавливает группы бит, полученные посредством группирования кодовых бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп кодовых бит и групп, полученных путем группирования символьных бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп символьных бит, а также определяет набор групп, являющегося сочетанием группы кодовых бит и группы символьных бит, которым назначены кодовые биты из этой группы кодовых бит, и определяет число кодовых бит и число символьных бит в каждой группе кодовых бит и в каждой группе символьных бит в составе указанного набора групп,
при этом в случае, когда m бит являются четырьмя битами, целое число b равно двум и четыре бита из совокупности кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа, кодовые биты в количестве 4×2 бит группируют в четыре группы кодовых бит и символьные биты в количестве 4×2 бит группируют в две группы символьных бит,
при этом по правилу назначения происходит назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, и назначение трех бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, в качестве трех бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4,320 бит, равна 7/12,
при этом проверочная матрица четности для кода LDPC сконфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
96 246 326 621 668 748 874 965 1022 1108 1117 1142 1300 1469 1481 1627 1702
22 79 122 127 339 359 516 587 1025 1143 1294 1478 1484 1594 1651 1681 1794
80 426 429 506 599 810 892 1016 1117 1246 1277 1281 1316 1384 1713 1729 1753
15 145 182 305 451 563 570 635 781 827 983 1123 1204 1244 1311 1317 1348
11 157 164 292 301 360 636 859 871 895 1138 1164 1206 1268 1454 1613 1783
455 610 1123 1603
631 914 1424 1461
149 507 1275 1468
5 1078 1415 1735
169 772 775 1516
1207 1315 1683 1688
19 1053 1221 1260
933 1095 1597 1628
893 1209 1360 1740
1222 1486 1675 1737
897 1074 1651 1728
115 730 1363 1752
1552 1672 1734 1795
75 1087 1371 1712
123 438 839 1074
4 203 1407 1798
441 476 658 1400
380 1341 1741 1774
974 1487 1664 1756
7 273 834 1658
798 1475 1653 1686
12 1237 1539 1709
211 1494 1618 1624
367 1036 1390 1587
18 166 1645 1679
530 1092 1571 1707
588 1593 1689 1707
980 1104 1522 1701
1025 1510 1552 1683
270 340 1326 1770
Устройство обработки данных/способ обработки данных согласно четвертому аспекту настоящего изобретения включает:
модуль/этап перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и задает кодовые биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, сохраняющего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом m бит являются четырьмя битами и целое число b равно двум,
при этом четыре бита из кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа,
при этом устройство хранения включает 8 столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 4320/(4×2) бит в направлении столбцов,
при этом в ходе перестановки кодовых бит перестановка для назначения согласно указанному правилу назначения осуществляется таким образом, что (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, является битом b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, является битом y#i,
при этом бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y5, бит b3 назначают биту y2, бит b4 назначают биту y1, бит b5 назначают биту y6, бит b6 назначают биту y3 и бит b7 назначают биту y7,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 7/12,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
96 246 326 621 668 748 874 965 1022 1108 1117 1142 1300 1469 1481 1627 1702
22 79 122 127 339 359 516 587 1025 1143 1294 1478 1484 1594 1651 1681 1794
80 426 429 506 599 810 892 1016 1117 1246 1277 1281 1316 1384 1713 1729 1753
15 145 182 305 451 563 570 635 781 827 983 1123 1204 1244 1311 1317 1348
11 157 164 292 301 360 636 859 871 895 1138 1164 1206 1268 1454 1613 1783
455 610 1123 1603
631 914 1424 1461
149 507 1275 1468
5 1078 1415 1735
169 772 775 1516
1207 1315 1683 1688
19 1053 1221 1260
933 1095 1597 1628
893 1209 1360 1740
1222 1486 1675 1737
897 1074 1651 1728
115 730 1363 1752
1552 1672 1734 1795
75 1087 1371 1712
123 438 839 1074
4 203 1407 1798
441 476 658 1400
380 1341 1741 1774
974 1487 1664 1756
7 273 834 1658
798 1475 1653 1686
12 1237 1539 1709
211 1494 1618 1624
367 1036 1390 1587
18 166 1645 1679
530 1092 1571 1707
588 1593 1689 1707
980 1104 1522 1701
1025 1510 1552 1683
270 340 1326 1770
Устройство обработки данных/способ обработки данных согласно пятому аспекту настоящего изобретения включает:
модуль/этап перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и задает кодовые биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, хранящего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом правило назначения представляет собой правило, устанавливающее группы бит, полученные посредством группирования кодовых бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп кодовых бит и группы, полученные посредством группирования символьных бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп символьных бит, а также определяет набор групп, являющегося сочетанием группы кодовых бит и группы символьных бит, которым назначены кодовые биты из этой группы кодовых бит, и определяет число кодовых бит и число символьных бит в каждой группе кодовых бит и в каждой группе символьных бит в составе этого множества групп,
при этом в случае, где m бит являются четырьмя битами, целое число b равно двум и четыре бита из совокупности кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа, кодовые биты в количестве 4×2 бит группируют в четыре группы кодовых бит и символьные биты в количестве 4×2 бит группируют в две группы символьных бит,
при этом по правилу назначения происходит назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение трех бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве трех бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, и назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 2/3,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
56 291 315 374 378 665 682 713 740 884 923 927 1193 1203 1293 1372 1419 1428
1 17 113 402 406 504 559 597 686 697 817 878 983 1007 1034 1142 1231 1431
2 205 350 428 538 605 866 973 1008 1182 1252 1303 1319 1337 1346 1387 1417 1422
50 158 244 424 455 597 830 889 900 945 978 1040 1052 1059 1101 1150 1254 1382
41 53 269 316 449 604 704 752 937 952 1021 1031 1044 1068 1104 1265 1327 1348 601 911 1020 1260
151 674 732 1240
1099 1250 1348 1366
1115 1124 1394 1414
66 250 875 1040
525 603 916 1402
529 561 913 1089
1110 1243 1280 1372
137 656 1316 1369
5 458 1043 1381
1122 1171 1187 1335
18 130 312 1209
30 534 705 1294
272 727 955 1192
925 1287 1385 1437
11 446 1281 1408
614 716 787 1340
615 1147 1411 1416
284 865 1151 1414
202 689 1088 1144
459 633 838 941
46 301 1229 1367
476 1031 1120 1418
138 336 560 1419
168 357 536 938
1001 1052 1162 1414
349 1039 1353 1426
146 203 530 549
510 545 979 1108
479 1069 1106 1244
743 1019 1275 1348
427 721 1023 1435
73 842 1296 1435
323 1106 1140 1428
1074 1235 1353 1391
Устройство обработки данных/способ обработки данных согласно шестому аспекту настоящего изобретения включает:
модуль/этап перестановки, который осуществляет перестановку кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и задает кодовые биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, сохраняющего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом m бит являются четырьмя битами и целое число b равно двум,
при этом четыре бита из совокупности кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа,
при этом устройство хранения включает 8 столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 4320/(4×2) бит в направлении столбцов,
при этом в ходе перестановки кодовых бит перестановка для назначения согласно указанному правилу назначения осуществляется таким образом, что (#i+l)-biu бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, является битом b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, является битом y#i,
при этом бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y5, бит b3 назначают биту y2, бит b4 назначают биту y1, бит b5 назначают биту y6, бит b6 назначают биту y3 и бит b7 назначают биту у7,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 2/3,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
56 291 315 374 378 665 682 713 740 884 923 927 1193 1203 1293 1372 1419 1428
1 17 113 402 406 504 559 597 686 697 817 878 983 1007 1034 1142 1231 1431
2 205 350 428 538 605 866 973 1008 1182 1252 1303 1319 1337 1346 1387 1417 1422 50 158 244 424 455 597 830 889 900 945 978 1040 1052 1059 1101 1150 1254 1382
41 53 269 316 449 604 704 752 937 952 1021 1031 1044 1068 1104 1265 1327 1348 601 911 1020 1260
151 674 732 1240
1099 1250 1348 1366
1115 1124 1394 1414
66 250 875 1040
525 603 916 1402
529 561 913 1089
1110 1243 1280 1372
137 656 1316 1369
5 458 1043 1381
1122 1171 1187 1335
18 130 312 1209
30 534 705 1294
272 727 955 1192
925 1287 1385 1437
11 446 1281 1408
614 716 787 1340
615 1147 1411 1416
284 865 1151 1414
202 689 1088 1144
459 633 838 941
46 301 1229 1367
476 1031 1120 1418
138 336 560 1419
168 357 536 938
1001 1052 1162 1414
349 1039 1353 1426
146 203 530 549
510 545 979 1108
479 1069 1106 1244
743 1019 1275 1348
427 721 1023 1435
73 842 1296 1435
323 1106 1140 1428
1074 1235 1353 1391
Устройство обработки данных/способ обработки данных согласно седьмому аспекту настоящего изобретения включает:
модуль/этап перестановки, который осуществляет перестановку кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и задает кодовые биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, сохраняющего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом правило назначения представляет собой правило, устанавливающее группы бит, полученные посредством группирования кодовых бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп кодовых бит и группы, полученные посредством группирования символьных бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп символьных бит, а также определяет набор групп, являющееся сочетанием группы кодовых бит и группы символьных бит, которым назначены кодовые биты из этой группы кодовых бит, и определяет число кодовых бит и число символьных бит в каждой группе кодовых бит и в каждой группе символьных бит в составе указанного набора групп,
при этом в случае, где m бит являются четырьмя битами, целое число b равно двум, и четыре бита из совокупности кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа, кодовые биты в количестве 4×2 бит группируют в три группы кодовых бит и символьные биты в количестве 4×2 бит группируют в две группы символьных бит,
при этом по правилу назначения происходит назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение трех бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве трех бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, и назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 3/4,
при этом проверочная матрица четности для кода LDPC сконфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069
4 61 81 86 136 146 257 392 402 594 812 959 972 1037 1055 1064 1076
0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064
10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069
12 32 298 302 318 425 558 621 670 779 964 967 970 975 1054 1067 1072
124 381 715 981
503 610 633 1030
321 874 900 1020
509 817 902 978
3 118 688 911
515 644 848 1067
13 75 721 970
9 464 756 1023
26 219 304 672
5 310 410 695
0 7 267 1040
76 822 873 1043
7 129 1010 1065
115 156 714 1003
163 480 505 1079
238 601 743 1046
216 702 738 912
13 20 166 979
11 14261 1051
186 476 595 843
13 237 451 532
7 11 594 738
10 225 495 851
520 675 1018 1045
9 352 514 543
60 917 1071 1074
471 556 673 1062
345 350 1043 1076
5 539 788 1061
704 851 883 1049
211 233 242 1072
9 1047 1057 1076
18 172 473 1042
365 488 921 968
211 216 554 824
1 709 923 1074
576 647 901 963
71 676 1053 1073
265 738 958 969
66 274 774 811
Устройство обработки данных/способ обработки данных согласно восьмому аспекту настоящего изобретения включает:
модуль/этап перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и задает кодовые биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, сохраняющего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом m бит являются четырьмя битами и целое число b равно двум,
при этом четыре бита из совокупности кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа,
при этом устройство хранения включает 8 столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 4320/(4×2) бит в направлении столбцов,
при этом в ходе перестановки кодовых бит перестановка для назначения согласно указанному правилу назначения осуществляется таким образом, что (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, является битом b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, является битом y#i,
при этом бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y5, бит b3 назначают биту y2, бит b4 назначают биту y1, бит b5 назначают биту y6, бит b6 назначают биту y3 и бит b7 назначают биту y7,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 3/4,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069
4 61 81 86 136 146 257 392 402 594 812 959 972 1037 1055 1064 1076
0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064 10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069
12 32 298 302 318 425 558 621 670 779 964 967 970 975 1054 1067 1072
124 381 715 981
503 610 633 1030
321 874 900 1020
509 817 902 978
3 118 688 911
515 644 848 1067
13 75 721 970
9 464 756 1023
26 219 304 672
5 310 410 695
0 7 267 1040
76 822 873 1043
7 129 1010 1065
115 156 714 1003
163 480 505 1079
238 601 743 1046
216 702 738 912
13 20 166 979
11 14261 1051
186 476 595 843
13 237 451 532
7 11 594 738
10 225 495 851
520 675 1018 1045
9 352 514 543
60 917 1071 1074
471 556 673 1062
345 350 1043 1076
5 539 788 1061
704 851 883 1049
211 233 242 1072
9 1047 1057 1076
18 172 473 1042
365 488 921 968
211 216 554 824
1 709 923 1074
576 647 901 963
71 676 1053 1073
265 738 958 969
66 274 774 811
Устройство обработки данных согласно девятому аспекту настоящего изобретения включает:
модуль перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и задает кодовые биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, сохраняющего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов; и
модуль обратной перестановки, осуществляющий процедуру обратной перестановки, в ходе которой полученные от передающего устройства кодовые биты, находящиеся в позициях после перестановки, возвращают в первоначальные позиции, в которых эти кодовые биты располагались до перестановки,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом m бит являются четырьмя битами и целое число b равно двум,
при этом четыре бита из совокупности кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа,
при этом устройство хранения включает 8 столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 4320/(4×2) бит в направлении столбцов,
при этом в ходе перестановки кодовых бит перестановка для назначения согласно указанному правилу назначения осуществляется таким образом, что (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, является битом b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, является битом y#i,
при этом бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y1, бит b3 назначают биту y6, бит b4 назначают биту y2, бит b5 назначают биту y5, бит b6 назначают биту y3 и бит b7 назначают биту y7,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 1/2,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117
3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956
148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055
185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991
424 444 923 1679
91 436 535 978
362 677 821 1695
1117 1392 1454 2030
35 840 1477 2152
1061 1202 1836 1879
242 286 1140 1538
111 240 481 760
59 1268 1899 2144
737 1299 1395 2072
34 288 810 1903
232 1013 1365 1729
410 783 1066 1187
113 885 1423 1560
760 909 1475 2048
68 254 420 1867
283 325 334 970
168 321 479 554
378 836 1913 1928
101 238 964 1393
304 460 1497 1588
151 192 1075 1614
297 313 677 1303
329 447 1348 1832
582 831 984 1900
Устройство обработки данных согласно десятому аспекту настоящего изобретения включает:
модуль перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и задает кодовые биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, сохраняющего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов; и
модуль обратной перестановки для обратной перестановки, в ходе которой полученные от передающего устройства кодовые биты, находящиеся в позициях после перестановки, возвращают в первоначальные позиции, в которых эти кодовые биты располагались до перестановки,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом m бит являются четырьмя битами и целое число b равно двум,
при этом четыре бита из совокупности кодовых бит преобразуют в одну из 16
сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа,
при этом устройство хранения включает 8 столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 4320/(4×2) бит в направлении столбцов,
при этом в ходе перестановки кодовых бит перестановка для назначения согласно указанному правилу назначения осуществляется таким образом, что (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, является битом b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, является битом y#i,
при этом бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y5, бит b3 назначают биту y2, бит b4 назначают биту y1, бит b5 назначают биту y6, бит b6 назначают биту y3 и бит b7 назначают биту y7,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 7/12,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
96 246 326 621 668 748 874 965 1022 1108 1117 1142 1300 1469 1481 1627 1702
22 79 122 127 339 359 516 587 1025 1143 1294 1478 1484 1594 1651 1681 1794
80 426 429 506 599 810 892 1016 1117 1246 1277 1281 1316 1384 1713 1729 1753
15 145 182 305 451 563 570 635 781 827 983 1123 1204 1244 1311 1317 1348
11 157 164 292 301 360 636 859 871 895 1138 1164 1206 1268 1454 1613 1783
455 610 1123 1603
631 914 1424 1461
149 507 1275 1468
5 1078 1415 1735
169 772 775 1516
1207 1315 1683 1688
19 1053 1221 1260
933 1095 1597 1628
893 1209 1360 1740
1222 1486 1675 1737
897 1074 1651 1728
115 730 1363 1752
1552 1672 1734 1795
75 1087 1371 1712
123 438 839 1074
4 203 1407 1798
441 476 658 1400
380 1341 1741 1774
974 1487 1664 1756
7 273 834 1658
798 1475 1653 1686
12 1237 1539 1709
211 1494 1618 1624
367 1036 1390 1587
18 166 1645 1679
530 1092 1571 1707
588 1593 1689 1707
980 1104 1522 1701
1025 1510 1552 1683
270 340 1326 1770
Устройство обработки данных согласно одиннадцатому аспекту настоящего изобретения включает:
модуль перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и установки кодовых биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, сохраняющего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов; и
модуль обратной перестановки, осуществляющий процедуру обратной перестановки, в ходе которой полученные от передающего устройства кодовые биты, находящиеся в позициях после перестановки, возвращают в первоначальные позиции, в которых эти кодовые биты располагались до перестановки,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом m бит являются четырьмя битами и целое число b равно двум,
при этом четыре бита из совокупности кодовых бит преобразуют в одну из 16
сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа,
при этом устройство хранения включает 8 столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 4320/(4×2) бит в направлении столбцов,
при этом в ходе перестановки кодовых бит перестановка для назначения согласно указанному правилу назначения осуществляется таким образом, что (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, является битом b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, является битом y#i,
при этом бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y5, бит b3 назначают биту y2, бит b4 назначают биту y1, бит b5 назначают биту y6, бит b6 назначают биту y3 и бит b7 назначают биту y7,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 2/3,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
56 291 315 374 378 665 682 713 740 884 923 927 1193 1203 1293 1372 1419 1428
1 17 113 402 406 504 559 597 686 697 817 878 983 1007 1034 1142 1231 1431
2 205 350 428 538 605 866 973 1008 1182 1252 1303 1319 1337 1346 1387 1417 1422
50 158 244 424 455 597 830 889 900 945 978 1040 1052 1059 1101 1150 1254 1382 41 53 269 316 449 604 704 752 937 952 1021 1031 1044 1068 1104 1265 1327 1348 601 911 1020 1260
151 674 732 1240
1099 1250 1348 1366
1115 1124 1394 1414
66 250 875 1040
525 603 916 1402
529 561 913 1089
1110 1243 1280 1372
137 656 1316 1369
5 458 1043 1381
1122 1171 1187 1335
18 130 312 1209
30 534 705 1294
272 727 955 1192
925 1287 1385 1437
11 446 1281 1408
614 716 787 1340
615 1147 1411 1416
284 865 1151 1414
202 689 1088 1144
459 633 838 941
46 301 1229 1367
476 1031 1120 1418
138 336 560 1419
168 357 536 938
1001 1052 1162 1414
349 1039 1353 1426
146 203 530 549
510 545 979 1108
479 1069 1106 1244
743 1019 1275 1348
427 721 1023 1435
73 842 1296 1435
323 1106 1140 1428
1074 1235 1353 1391
Устройство обработки данных согласно двенадцатому аспекту настоящего изобретения включает:
модуль перестановки для перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и установки кодовых бит после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, сохраняющего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов; и
модуль обратной перестановки, осуществляющий процедуру обратной перестановки, в ходе которой полученные от передающего устройства кодовые биты, находящиеся в позициях после перестановки, возвращают в первоначальные позиции, в которых эти кодовые биты располагались до перестановки,
при этом код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит,
при этом m бит являются четырьмя битами и целое число b равно двум,
при этом четыре бита из совокупности кодовых бит преобразуют в одну из 16
сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа,
при этом устройство хранения включает 8 столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 4320/(4×2) бит в направлении столбцов,
при этом в ходе перестановки кодовых бит перестановка для назначения согласно указанному правилу назначения осуществляется таким образом, что (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, является битом b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, является битом y#i,
при этом бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y5, бит b3 назначают биту y2, бит b4 назначают биту y1, бит b5 назначают биту y6, бит b6 назначают биту y3 и бит b7 назначают биту y7,
при этом кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 3/4,
при этом проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, и
при этом таблица начальных значений проверочной матрицы сформирована следующим образом:
3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069
4 61 81 86 136 146 257 392 402 594 812 959 972 1037 1055 1064 1076
0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064
10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069
12 32 298 302 318 425 558 621 670 779 964 967 970 975 1054 1067 1072
124 381 715 981
503 610 633 1030
321 874 900 1020
509 817 902 978
3 118 688 911
515 644 848 1067
13 75 721 970
9 464 756 1023
26 219 304 672
5 310 410 695
0 7 267 1040
76 822 873 1043
7 129 1010 1065
115 156 714 1003
163 480 505 1079
238 601 743 1046
216 702 738 912
13 20 166 979
11 14 261 1051
186 476 595 843
13 237 451 532
7 11 594 738
10 225 495 851
520 675 1018 1045
9 352 514 543
60 917 1071 1074
471 556 673 1062
345 350 1043 1076
5 539 788 1061
704 851 883 1049
211 233 242 1072
9 1047 1057 1076
18 172 473 1042
365 488 921 968
211 216 554 824
1 709 923 1074
576 647 901 963
71 676 1053 1073
265 738 958 969
66 274 774 811
Согласно аспектам настоящего изобретения с первого по восьмой осуществляют перестановку кодовых бит в количестве mb бит в соответствии с правилом назначения кодовых бит кода LDPC символьным битам, представляющим символ, согласно правилу назначения, используемому для назначения кодовых бит кода LDPC символьным битам, представляющим символ, и задает кодовые биты после перестановки в качестве символьных бит в случае, когда кодовые биты кода LDPC (код низкой плотности с контролем четности), имеющего длину кода, равную N бит, записаны в направлении столбцов устройства хранения, сохраняющего кодовые биты в направлении строк и в направлении столбцов, m бит из числа кодовых бит кода LDPC, считываемые в направлении строк, задают в качестве одного символа, величине b присваивают заданное целое положительное значение, устройство хранения сохраняет mb бит в направлении строк и сохраняет N/(mb) бит в направлении столбцов, кодовые биты кода LDPC записывают в направлении столбцов устройства хранения и затем считывают в направлении строк, а кодовые биты в количестве mb бит, считываемых в направлении строк устройства хранения, образуют b символов.
Код LDPC представляет собой код LDPC, имеющий длину N кода, равную 4320 бит, а правило назначения представляет собой правило, которое задает группы бит, полученные посредством группирования кодовых бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп кодовых бит и группы, полученные посредством группирования символьных бит в количестве mb бит в соответствии с вероятностью ошибки, в качестве групп символьных бит, а также определяет набор групп, являющееся сочетанием группы кодовых бит и группы символьных бит, которым назначены кодовые биты из этой группы кодовых бит, и определяет число кодовых бит и число символьных бит в каждой группе кодовых бит и в каждой группе символьных бит в составе этого множества групп.
Кроме того, m бит являются четырьмя битами, целое число b равно двум и четыре бита из совокупности кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с модуляцией 16 QAM, в качестве одного символа.
Согласно первому аспекту кодовые биты в количестве 4×2 бит группируют в три группы кодовых бит и символьные биты в количестве 4×2 бит группируют в две группы символьных бит, при этом кодовые биты переставляют в соответствии с правилом назначения, согласно которому происходит назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, и назначение трех бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве трех бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей.
Согласно второму аспекту имеются 8 столбцов, сохраняющих 4×2 бит в направлении строк, (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, сохраняющего 4320/(4×2) бит в направлении столбцов, задают в качестве бита b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, задают в качестве бита y#i, при этом перестановку осуществляют в соответствии с правилом назначения, согласно которому бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y1, бит b3 назначают биту y6, бит b4 назначают биту y2, бит b5 назначают биту y5, бит b6 назначают биту y3 и бит b7 назначают биту y7.
Здесь согласно первому и второму аспектам кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 1/2, проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, причем таблица начальных значений проверочной матрицы сформирована следующим образом.
142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 21062117
3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956
148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055
185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991
424 444 923 1679
91 436 535 978
362 677 821 1695
1117 1392 1454 2030
35 840 1477 2152
1061 1202 1836 1879
242 286 1140 1538
111 240 481 760
59 1268 1899 2144
737 1299 1395 2072
34 288 810 1903
232 1013 1365 1729
410 783 1066 1187
113 885 1423 1560
760 909 1475 2048
68 254 420 1867
283 325 334 970
168 321 479 554
378 836 1913 1928
101 238 964 1393
304 460 1497 1588
151 192 1075 1614
297 313 677 1303
329 447 1348 1832
582 831 984 1900
Согласно третьему аспекту кодовые биты в количестве 4×2 бит группируют в четыре группы кодовых бит и символьные биты в количестве 4×2 бит группируют в две группы символьных бит, при этом кодовые биты переставляют в соответствии с правилом назначения, согласно которому происходит назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, и назначение трех бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, в качестве трех бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей.
Согласно четвертому аспекту имеются 8 столбцов, сохраняющих 4×2 бит в направлении строк, (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, сохраняющего 4320/(4×2) бит в направлении столбцов, задают в качестве бита b#i и (#1+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, задают в качестве бита y#i, при этом перестановку осуществляют в соответствии с правилом назначения, согласно которому бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y5, бит b3 назначают биту y2, бит b4 назначают биту y1, бит b5 назначают биту y6, бит b6 назначают биту y3 и бит b7 назначают биту y7.
Здесь согласно третьему и четвертому аспектам кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 7/12, проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, причем таблица начальных значений проверочной матрицы сформирована следующим образом.
96 246 326 621 668 748 874 965 1022 1108 1117 1142 1300 1469 1481 1627 1702
22 79 122 127 339 359 516 587 1025 1143 1294 1478 1484 1594 1651 1681 1794
80 426 429 506 599 810 892 1016 1117 1246 1277 1281 1316 1384 1713 1729 1753
15 145 182 305 451 563 570 635 781 827 983 1123 1204 1244 1311 1317 1348
11 157 164 292 301 360 636 859 871 895 1138 1164 1206 1268 1454 1613 1783
455 610 1123 1603
631 914 1424 1461
149 507 1275 1468
5 1078 1415 1735
169 772 775 1516
1207 1315 1683 1688
19 1053 1221 1260
933 1095 1597 1628
893 1209 1360 1740
1222 1486 1675 1737
897 1074 1651 1728
115 730 1363 1752
1552 1672 1734 1795
75 1087 1371 1712
123 438 839 1074
4 203 1407 1798
441 476 658 1400
380 1341 1741 1774
974 1487 1664 1756
7 273 834 1658
798 1475 1653 1686
12 1237 1539 1709
211 1494 1618 1624
367 1036 1390 1587
18 166 1645 1679
530 1092 1571 1707
588 1593 1689 1707
980 1104 1522 1701
1025 1510 1552 1683
270 340 1326 1770
Согласно пятому аспекту кодовые биты в количестве 4×2 бит группируют в четыре группы кодовых бит и символьные биты в количестве 4×2 бит группируют в две группы символьных бит, при этом кодовые биты переставляют в соответствии с правилом назначения, согласно которому происходит назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение трех бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве трех бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, и назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей.
Согласно шестому аспекту имеются 8 столбцов, сохраняющих 4×2 бит в направлении строк, (#i+1)-й бит, считая от самого старшего бита из совокупности 4x2 кодовых бит, считываемых в направлении строк из устройства хранения, сохраняющего 4320/(4×2) бит в направлении столбцов, задают в качестве бита b#i и (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, задают в качестве бита y#i, при этом перестановку осуществляют в соответствии с правилом назначения, согласно которому бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y5, бит b3 назначают биту y2, бит b4 назначают биту y1, бит b5 назначают биту y6, бит b6 назначают биту y3 и бит b7 назначают биту y7.
Здесь согласно пятому и шестому аспектам кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 2/3, проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, причем таблица начальных значений проверочной матрицы сформирована следующим образом.
56 291 315 374 378 665 682 713 740 884 923 927 1193 1203 1293 1372 1419 1428
1 17 113 402 406 504 559 597 686 697 817 878 983 1007 1034 1142 1231 1431
2 205 350 428 538 605 866 973 1008 1182 1252 1303 1319 1337 1346 1387 1417 1422
50 158 244 424 455 597 830 889 900 945 978 1040 1052 1059 1101 1150 1254 1382 41 53 269 316 449 604 704 752 937 952 1021 1031 1044 1068 1104 1265 1327 1348 601 911 1020 1260
151 674 732 1240
1099 1250 1348 1366
1115 1124 1394 1414
66 250 875 1040
525 603 916 1402
529 561 913 1089
1110 1243 1280 1372
137 656 1316 1369
5 458 1043 1381
1122 1171 1187 1335
18 130 312 1209
30 534 705 1294
272 727 955 1192
925 1287 1385 1437
11 446 1281 1408
614 716 787 1340
615 1147 1411 1416
284 865 1151 1414
202 689 1088 1144
459 633 838 941
46 301 1229 1367
476 1031 1120 1418
138 336 560 1419
168 357 536 938
1001 1052 1162 1414
349 1039 1353 1426
146 203 530 549
510 545 979 1108
479 1069 1106 1244
743 1019 1275 1348
427 721 1023 1435
73 842 1296 1435
323 1106 1140 1428
1074 1235 1353 1391
Согласно седьмому аспекту кодовые биты в количестве 4×2 бит группируют в три группы кодовых бит и символьные биты в количестве 4×2 бит группируют в две группы символьных бит, при этом кодовые биты переставляют в соответствии с правилом назначения, согласно которому происходит назначение одного бита из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является наилучшей, в качестве одного бита в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение трех бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве трех бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является наилучшей, назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является второй после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей, и назначение двух бит из совокупности кодовых бит в группе кодовых бит, для которой вероятность ошибки является третьей после наилучшей, в качестве двух бит в совокупности символьных бит в группе символьных бит, для которой вероятность ошибки является второй после наилучшей.
Согласно восьмому аспекту имеются 8 столбцов, сохраняющих 4×2 бит в направлении строк, (#i+1)-й бит, считая от самого старшего бита из совокупности 4×2 кодовых бит, считываемых в направлении строк из устройства хранения, сохраняющего 4320/(4×2) бит в направлении столбцов, задают в качестве бита b#i и (#i-1)-й бит, считая от самого старшего бита из совокупности 4×2 символьных бит двух последовательных символов, задают в качестве бита y#i, при этом перестановку осуществляют в соответствии с правилом назначения, согласно которому бит b0 назначают биту y0, бит b1 назначают биту y4, бит b2 назначают биту y5, бит b3 назначают биту y2, бит b4 назначают биту y1, бит b5 назначают биту y6, бит b6 назначают биту y3 и бит b7 назначают биту y7.
Здесь согласно седьмому и восьмому аспектам кодовая скорость кода LDPC, имеющего длину кода, равную 4320 бит, равна 3/4, проверочная матрица четности для кода LDPC конфигурирована путем размещения единичных элементов 1 информационной матрицы, определяемой посредством таблицы начальных значений проверочной матрицы, представляющей позиции единичных элементов 1 информационной матрицы из состава проверочной матрицы, соответствующей длине кода и длине информации согласно кодовой скорости для каждых 72 столбцов в направлении столбцов и с периодом 72 столбца, причем таблица начальных значений проверочной матрицы сформирована следующим образом.
3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069
4 61 81 86 136 146 257 392 402 594 812 959 972 1037 1055 1064 1076
0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064
10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069
12 32 298 302 318 425 558 621 670 779 964 967 970 975 1054 1067 1072
124 381 715 981
503 610 633 1030
321 874 900 1020
509 817 902 978
3 118 688 911
515 644 848 1067
13 75 721 970
9 464 756 1023
26 219 304 672
5 310 410 695
0 7 267 1040
76 822 873 1043
7 129 1010 1065
115 156 714 1003
163 480 505 1079
238 601 743 1046
216 702 738 912
13 20 166 979
11 14 261 1051
186 476 595 843
13 237 451 532
7 11 594 738
10 225 495 851
520 675 1018 1045
9 352 514 543
60 917 1071 1074
471 556 673 1062
345 350 1043 1076
5 539 788 1061
704 851 883 1049
211 233 242 1072
9 1047 1057 1076
18 172 473 1042
365 488 921 968
211 216 554 824
1 709 923 1074
576 647 901 963
71 676 1053 1073
265 738 958 969
66 274 774 811
Согласно девятому аспекту выполняют процедуру обратной перестановки, в ходе которой полученные согласно второму аспекту кодовые биты, находящиеся в позициях после перестановки, возвращают в первоначальные позиции, в которых эти кодовые биты располагались до перестановки.
Согласно десятому аспекту выполняют процедуру обратной перестановки, в ходе которой полученные согласно четвертому аспекту кодовые биты, находящиеся в позициях после перестановки, возвращают в первоначальные позиции, в которых эти кодовые биты располагались до перестановки.
Согласно одиннадцатому аспекту выполняют процедуру обратной перестановки, в ходе которой полученные согласно шестому аспекту кодовые биты, находящиеся в позициях после перестановки, возвращают в первоначальные позиции, в которых эти кодовые биты располагались до перестановки.
Согласно двенадцатому аспекту выполняют процедуру обратной перестановки, в ходе которой полученные согласно восьмому аспекту кодовые биты, находящиеся в позициях после перестановки, возвращают в первоначальные позиции, в которых эти кодовые биты располагались до перестановки.
Здесь устройство обработки данных может быть независимым устройством или внутренним блоков в составе одного устройства.
Эффекты изобретения
Согласно аспектам с первого по двенадцатый можно повысить устойчивость к ошибкам.
Краткое описание чертежей
Фиг.1 представляет схему, иллюстрирующую проверочную матрицу Н для кода LDPC.
Фиг.2 представляет логическую схему, иллюстрирующую последовательность декодирования кода LDPC.
Фиг.3 представляет схему, иллюстрирующую пример проверочной матрицы для кода LDPC.
Фиг.4 представляет схему, иллюстрирующую граф Таннера для проверочной матрицы.
Фиг.5 представляет схему, иллюстрирующую символьную вершину.
Фиг.6 представляет схему, иллюстрирующую проверочную вершину.
Фиг.7 представляет схему, иллюстрирующую пример конфигурации системы связи согласно одному из вариантов настоящего изобретения.
Фиг.8 представляет блок-схему, иллюстрирующую пример конфигурации передающего устройства 11.
Фиг.9 представляет блок-схему, иллюстрирующую пример конфигурации устройства 116 перемежения бит.
Фиг.10 представляет схему, иллюстрирующую проверочную матрицу.
Фиг.11 представляет схему, иллюстрирующую матрицу контроля четности.
Фиг.12 представляет схему, иллюстрирующую проверочную матрицу кода LDPC, определенную согласно стандарту DVB-S.2.
Фиг.13 представляет таблицу, иллюстрирующую проверочную матрицу кода LDPC, определенную согласно стандарту DVB-S.2.
Фиг.14 представляет диаграмму, иллюстрирующую расположение сигнальных точек в системе с 16-уровневой квадратурной амплитудной манипуляцией (16 QAM).
Фиг.15 представляет диаграмму, иллюстрирующую расположение сигнальных точек в системе с 64-уровневой квадратурной амплитудной манипуляцией (64 QAM).
Фиг.16 представляет диаграмму, иллюстрирующую расположение сигнальных точек в системе с модуляцией 64 QAM.
Фиг.17 представляет диаграмму, иллюстрирующую расположение сигнальных точек в системе с модуляцией 64 QAM.
Фиг.18 представляет диаграмму, иллюстрирующую процесс в демультиплексоре
25.
Фиг.19 представляет диаграмму, иллюстрирующую процесс в демультиплексоре
25.
Фиг.20 представляет диаграмму, иллюстрирующую граф Таннера для декодирования кода LDPC code.
Фиг.21 представляет диаграмму, иллюстрирующую матрицу НТ контроля четности, имеющую лестничную структуру, и граф Таннера, соответствующий матрице НТ контроля четности.
Фиг.22 представляет диаграмму, иллюстрирующую матрицу НТ контроля четности для проверочной матрицы Н, соответствующей коду LDPC, после выполнения перемежения четности.
Фиг.23 представляет диаграмму, иллюстрирующую преобразованную проверочную матрицу.
Фиг.24 представляет схему, иллюстрирующую процесс работы модуля 24 спирального перемежения столбцов.
Фиг.25 представляет таблицу, иллюстрирующую число столбцов памяти 31, необходимое для спирального перемежения столбцов, и адреса позиций начала записи в память.
Фиг.26 представляет таблицу, иллюстрирующую число столбцов памяти 31, необходимое для спирального перемежения столбцов, и адреса позиций начала записи в память.
Фиг.27 представляет логическую схему, иллюстрирующую процесс, выполняемый устройством 116 перемежения бит и устройством 117 кодирования в формате QAM.
Фиг.28 представляет схему, иллюстрирующие модель канала связи, используемую при моделировании.
Фиг.29 представляет диаграмму, иллюстрирующую соотношение между частотой ошибок и доплеровской частотой fd дрожания, полученное в результате моделирования.
Фиг.30 представляет диаграмму, иллюстрирующую соотношение между частотой ошибок и доплеровской частотой fd дрожания, полученное в результате моделирования.
Фиг.31 представляет блок-схему, иллюстрирующую пример конфигурации устройства 115 кодирования в коде LDPC.
Фиг.32 представляет логическую схему, иллюстрирующую процесс, выполняемый устройством 115 кодирования в коде LDPC.
Фиг.33 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 1/4 и длины кода 16200.
Фиг.34 представляет диаграмму, иллюстрирующую способ получения проверочной матрицы Н на основе таблицы начальных значений проверочной матрицы.
Фиг.35 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 1/4 и длины кода 4320.
Фиг.36 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 1/3 и длины кода 4320.
Фиг.37 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 5/12 и длины кода 4320.
Фиг.38 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 1/2 и длины кода 4320.
Фиг.39 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 7/12 и длины кода 4320.
Фиг.40 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 2/3 и длины кода 4320.
Фиг.41 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 3/4 и длины кода 4320.
Фиг.42 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 5/6 и длины кода 4320.
Фиг.43 представляет пример таблицы начальных значений проверочной матрицы для кодовой скорости 11/12 и длины кода 4320.
Фиг.44 представляет диаграмму, иллюстрирующую пример графа Таннера для ансамбля степенной последовательности, имеющей вес столбца, равный 3, и вес строки, равный 6.
Фиг.45 представляет диаграмму, иллюстрирующую пример графа Таннера для ансамбля многореберного типа.
Фиг.46 представляет таблицу, иллюстрирующую минимальную циклическую длину и порог декодирующей способности проверочной матрицы кода LDPC, имеющего длину кода 4320.
Фиг.47 представляет таблицу, иллюстрирующую проверочную матрицу кода LDPC, имеющего длину кода 4320.
Фиг.48 представляет таблицу, иллюстрирующую проверочную матрицу для кода LDPC, имеющего длину кода 4320.
Фиг.49 представляет таблицу, иллюстрирующую число столбцов памяти 31, необходимое для спирального перемежения столбцов, и адреса позиций начала записи.
Фиг.50 представляет график, иллюстрирующий результат моделирования частоты ошибок (BER) в случае, когда выполнено спиральное перемежение столбцов.
Фиг.51 представляет диаграмму, иллюстрирующую процесс перестановок в текущем режиме.
Фиг.52 представляет диаграмму, иллюстрирующую процесс перестановок в текущем режиме.
Фиг.53 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, имеющий длину кода 4k(4×1024) и кодовую скорость 1/4, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.54 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/4, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.55 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/4, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.56 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/3, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.57 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/3, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.58 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/3, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.59 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.60 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.61 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.62 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/2, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.63 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/2, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.64 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/2, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.65 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 7/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.66 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 7/12, модулируют в формате 64 QAM, и множитель b равен двум
Фиг.67 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 7/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.68 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 2/3, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.69 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 2/3, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.70 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 2/3, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.71 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 3/4, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.72 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 3/4, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.73 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 3/4, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.74 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/6, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.75 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/6, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.76 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/6, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.77 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 11/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.78 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 11/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.79 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 11/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.80 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.81 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.82 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.83 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.84 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.85 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.86 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.87 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.88 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.89 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.90 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.91 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.92 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.93 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.94 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.95 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.96 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.97 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.98 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.99 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.100 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.101 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/6, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.102 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/6, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.103 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/6, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.104 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 11/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.105 представляет диаграмму, иллюстрирующую правило назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 11/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.106 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 11/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.107 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/4, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.108 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/3, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.109 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.ПО представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/2, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.111 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 7/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.112 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 2/3, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.113 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 3/4, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.114 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/6, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.115 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 11/12, модулируют в формате 64 QAM, и множитель b равен двум.
Фиг.116 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.117 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.118 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.119 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.120 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.121 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.122 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.123 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 5/6, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.124 представляет результат моделирования частоты BER в случае, когда код LDPC, имеющий длину кода 4k и кодовую скорость 11/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.125 иллюстрирует пример таблицы начальных значений проверочной матрицы, имеющей кодовую скорость 1/2 и длину кода 4320.
Фиг.126 иллюстрирует пример таблицы начальных значений проверочной матрицы, имеющей кодовую скорость 7/12 и длину кода 4320.
Фиг.127 иллюстрирует пример таблицы начальных значений проверочной матрицы, имеющей кодовую скорость 2/3 и длину кода 4320.
Фиг.128 иллюстрирует пример таблицы начальных значений проверочной матрицы, имеющей кодовую скорость 3/4 и длину кода 4320.
Фиг.129 представляет таблицу, иллюстрирующую минимальную циклическую длину и порог декодирующей способности проверочной матрицы кода LDPC, имеющего длину кода 4320.
Фиг.130 представляет таблицу, иллюстрирующую проверочную матрицу кода LDPC, имеющего длину кода 4320.
Фиг.131 представляет результат моделирования частоты BER.
Фиг.132 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда второй код 4k, имеющий кодовую скорость 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.133 представляет диаграмму, иллюстрирующую правило назначения в случае, когда второй код 4k, имеющий кодовую скорость 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.134 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда второй код 4k, имеющий кодовую скорость 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.135 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда второй код 4k, имеющий кодовую скорость 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.136 представляет диаграмму, иллюстрирующую правило назначения в случае, когда второй код 4k, имеющий кодовую скорость 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.137 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда второй код 4k, имеющий кодовую скорость 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.138 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда второй код 4k, имеющий кодовую скорость 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.139 представляет диаграмму, иллюстрирующую правило назначения в случае, когда второй код 4k, имеющий кодовую скорость 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.140 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда второй код 4k, имеющий кодовую скорость 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.141 представляет диаграмму, иллюстрирующую группу кодовых бит и группу символьных бит в случае, когда второй код 4k, имеющий кодовую скорость 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.142 представляет диаграмму, иллюстрирующую правило назначения в случае, когда второй код 4k, имеющий кодовую скорость 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.143 представляет диаграмму, иллюстрирующую процесс перестановок кодовых бит согласно правилу назначения в случае, когда второй код 4k, имеющий кодовую скорость 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Фиг.144 представляет блок-схему, иллюстрирующую пример конфигурации приемного устройства 12.
Фиг.145 представляет блок-схему, иллюстрирующую пример конфигурации устройства 165 устранения перемежения бит.
Фиг.146 представляет логическую схему процесса, осуществляемого устройством 164 декодирования в формате QAM, устройством 165 устранения перемежения бит и устройством 166 декодирования кода LDPC.
Фиг.147 представляет таблицу, иллюстрирующую пример проверочной матрицы для кода LDPC.
Фиг.148 представляет таблицу, иллюстрирующую матрицу (преобразованную проверочную матрицу), полученную путем выполнения перестановки строк и перестановки столбцов в проверочной матрице.
Фиг.149 представляет таблицу, иллюстрирующую преобразованную проверочную матрицу, разбитую на блоки размером 5x5.
Фиг.150 представляет блок-схему, иллюстрирующую пример конфигурации устройства декодирования, осуществляющего совместные вычисления для Р вершин.
Фиг.151 представляет блок-схему, иллюстрирующую пример конфигурации устройства 166 декодирования кода LDPC.
Фиг.152 представляет диаграмму, иллюстрирующую процесс, выполняемый мультиплексором 54, входящим в состав устройства 165 устранения перемежения бит.
Фиг.153 представляет диаграмму, иллюстрирующий процесс, выполняемый устройством устранения спирального перемежения столбцов 55.
Фиг.154 представляет блок-схему, иллюстрирующую другой пример конфигурации устройства 165 устранения перемежения бит.
Фиг.155 представляет блок-схему, иллюстрирующую первый пример конфигурации приемной системы, в которой может быть применено приемное устройство 12.
Фиг.156 представляет блок-схему, иллюстрирующую второй пример конфигурации приемной системы, в которой может быть применено приемное устройство 12.
Фиг.157 представляет блок-схему, иллюстрирующую третий пример конфигурации приемной системы, в которой может быть применено приемное устройство 12.
Фиг.158 представляет блок-схему, иллюстрирующую пример конфигурации компьютера согласно одному из вариантов настоящего изобретения.
Осуществление изобретения
Пример конфигурации системы связи согласно настоящему изобретению
На Фиг.7 показан пример конфигурации системы связи (здесь, система представляет собой логический агрегат нескольких устройств независимо от того, располагаются ли устройства, входящие в состав системы, в одном и том же корпусе) согласно одному из вариантов настоящего изобретения.
Показанная на Фиг.7 система связи конфигурирована в составе передающего устройства 11 и приемного устройства 12.
Передающее устройство 11 посылает (передает в режиме вещания) (передает) программу, предназначенную специально для использования в стационарном оконечном устройстве или в мобильном оконечном устройстве. Другими словами, передающее устройство 11, например, кодирует целевые данные, являющиеся целью передачи, такие как видеоданные или аудиоданные, в виде программы, специально предназначенной для использования в стационарном оконечном устройстве, в коде LDPC и передает код LDPC, например, по каналу 13 связи, представляющему собой наземную волну.
Приемное устройство 12 представляет собой, например, мобильное оконечное устройство, принимающее код LDPC, переданный посредством передающего устройства 11 по каналу 13 связи, декодирующий этот код LDPC для преобразования в целевые данные и выводящий указанные целевые данные.
Здесь, про код LDPC, используемый в системе связи, показанной на Фиг.7, известно, что он обладает исключительно высокими характеристиками для применения в канале связи с аддитивным белым гауссовским шумом).
Однако в канале 13 связи с наземной волной или аналогичном канале время от времени возникают пакетные ошибки или пропуски. Например, в системе связи с ортогональным частотным уплотнением (OFDM) в условиях многолучевого распространения, когда отношение D/U (Отношение полезного сигнала к мешающему сигналу) равно 0 дБ (мощность мешающего сигнала = эхо является такой же, как мощность полезного сигнала = мощность в главном луче), возможна ситуация, когда мощность конкретного символа равна нулю (пропуск) в соответствии с задержкой эхо (луч, отличный от главного луча).
В дополнение к этому, в ситуации дрожания (канал связи, в который добавлена составляющая эхо с доплеровской частотой, имеющая нулевую задержку) и при условии, что отношение D/U равно 0 дБ, возможны случаи, когда мощность всех символов в сигнале OFDM в какой-то конкретный момент времени оказывается равной нулю (пропуск) из-за влияния составляющей с доплеровской частотой.
Более того, возможна ситуация, когда пакетная ошибка возникает из-за состояния кабеля, ведущего от приемного модуля (на чертеже не показан) на стороне приемного устройства 12, антенны, принимающей сигнал, передаваемый приемному устройству 12 от передающего устройства 11, или нестабильности питания приемного устройства 12.
При этом, в процессе декодирования кода LDPC в столбце проверочной матрицы Н и далее в символьной вершине, соответствующей кодовому биту кода LDPC, как показано на Фиг.5, описанном выше, вычисления для символьной вершины, представленные Уравнением (1), осуществляют в сочетании с добавлением кодового бита (принятой величины u0i этого бита) кода LDPC, и, соответственно, когда возникает ошибка в кодовом бите, используемом для вычислений в символьной вершине, точность требуемого сообщения уменьшается.
Кроме того, при декодировании кода LDPC в проверочной вершине осуществляют вычисления для проверочной вершины, представленные Уравнением (7), с использованием сообщений, получаемых в символьных вершинах, соединенных с этой проверочной вершиной, и, соответственно, когда число проверочных вершин, имеющих ошибки (включая пропуски), возникшие в одно и то же время в нескольких символьных вершинах (в кодовых битах кода LDPC, соответствующих этим вершинам), соединенных с рассматриваемыми проверочными вершинами, увеличивается, возможности декодирования деградируют.
Другими словами, когда две или более символьных вершин, соединенных с какой-либо проверочной вершиной, имеют пропуски в одно и то же время, эта проверочная вершина возвращает сообщение о равной вероятности, указывающее, что вероятность нулевого значения и вероятность единичного значения равны для всех символьных вершин. В таком случае проверочная вершина, вернувшая сообщение о равной вероятности, не участвует в одной операции декодирования (один комплекс вычисления символьного узла и вычисления проверочного узла) и, в результате, число повторений процесса декодирования должно быть большим, что ведет к деградации декодирующей способности и увеличению энергии, потребляемой приемным устройством 12, декодирующим рассматриваемый код LDPC.
Поэтому в системе связи, показанной на Фиг.7, устойчивость против пакетных ошибок или пропусков повышается при сохранении возможностей работы в канале связи с аддитивным белым шумом (AWGN).
Пример конфигурации передающего устройства 11
На Фиг.8 представлена блок-схема, иллюстрирующая пример конфигурации передающего устройства 11, показанного на Фиг.7.
В передающем устройстве 11 один или более входных потоков в качестве целевых данных поступают на модуль адаптации режима/мультиплексор 111.
Модуль адаптации режима/мультиплексор 111 осуществляет выбор режима и мультиплексирование одного или более поступающих на него входных потоков и передает полученные в результате данные на модуль 112 заполнения нулями.
Модуль 112 осуществляет заполнение нулями (вставку нулей), где нужно, данных, поступающих от модуля адаптации режима/мультиплексора 111, и передает полученные в результате данные в ВВ скремблер 113.
Этот ВВ скремблер осуществляет процесс рассеяния энергии для данных, поступающих от модуля 112 заполнения нулями, и передает полученных в результате данные на устройство 114 кодирования в коде Бозе-Чоудхури-Хоквенгэма (ВСН).
Это устройство 114 кодирования в коде ВСН осуществляет кодирование в коде ВСН применительно к данным, поступающим от ВВ скремблера 113, и передает полученные в результате данные в устройство 115 кодирования в коде LDPC в качестве целевых данных, являющихся целью для кодирования в коде LDPC.
Устройство 115 кодирования в коде LDPC осуществляет такое кодирование применительно к целевым данным для кода LDPC, поступающим от устройства 114 кодирования в коде ВСН, в соответствии с проверочной матрицей, в которой матрица контроля четности, являющаяся частью кода LDPC, соответствующей биту четности, имеет лестничную структуру, и передает на выход код LDPC, в котором целевые данные для кодирования в коде LDPC заданы в виде информационных бит.
Другими словами, устройство 115 кодирования в коде LDPC осуществляет указанное кодирование целевых данных в коде LDPC, таком как, например, код LDPC, определенный в стандарте DVB-T.2, и передает на выход код LDPC, полученный в результате кодирования.
Здесь, в стандарте DVB-T.2 используют код LDPC, определенный в стандарте DVB-S.2, за исключением случая, когда длина кода равна 16200 бит, а кодовая скорость составляет 3/5. Код LDPC, определенный в стандарте DVB-T.2, представляет собой нерегулярный код повторения-накопления (IRA), а матрица контроля четности для проверочной матрицы такого кода LDPC имеет лестничную структуру. Такая матрица контроля четности и лестничная структура будут рассмотрены ниже. Код IRA описан, например, в статье «Нерегулярные коды повторения-накопления», X. Джин, А. Хандекар и Р.Дж. МакЭлис в Трудах 2-го международного симпозиума по турбо-кодам и родственной тематике, стр.1-8, сентябрь 2000 ("Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000).
Код LDPC с выхода устройства 115 кодирования в коде LDPC поступает в устройство 116 перемежения бит.
Это устройство 116 перемежения бит осуществляет перемежение бит, которое будет описано ниже, применительно к коду LDPC, поступающему от устройства 115 кодирования в коде LDPC, и передает этот код LDPC после перемежения бит в устройство 117 кодирования в формате QAM.
Указанное устройство 117 кодирования в формате QAM осуществляет ортогональную модуляцию (многоуровневая модуляция) путем отображения кода LDPC, поступающего от устройства 116 перемежения бит, в сигнальную точку ортогональной модуляции, представляющую один символ в блоках (символьных единицах) кодовых бит кода LDPC размером один или несколько бит в блоке.
Другими словами, устройство 117 кодирования в формате QAM осуществляет ортогональную модуляцию путем отображения кода LDPC, поступающего от устройства
116 перемежения бит, в сигнальную точку, определенную в режиме модуляции, используемом для осуществления ортогональной модуляции кода, на плоскости IQ plane (совокупность IQ), определяемой осью I, представляющей I-составляющую, находящуюся в фазе с сигналом несущей, и осью Q, представляющей Q-составляющую, ортогональную сигналу несущей.
Здесь в качестве режимов ортогональной модуляции, осуществляемой устройством 117 кодирования в формате QAM, можно указать, например, режимы модуляции, используемые в стандарте DVB-T, другими словами, например, QPSK (квадратурная фазовая манипуляция), 16 QAM (16-уровневая квадратурная амплитудная модуляция), 64 QAM, 256 QAM, 1024 QAM и 4096 QAM. В устройстве 117 кодирования в формате QAM режим ортогональной модуляции, например, задают заранее в соответствии, например, с командой оператора передающего устройства 11. Кроме того, в устройстве 117 кодирования в формате QAM могут быть также осуществлены, например, 4-уровневая амплитудно-импульсная модуляция (4 РАМ) и какой-нибудь другой вид ортогональной модуляции.
Данные (символы, преобразованные в сигнальные точки), полученные в результате процесса, выполняемого в устройстве 117 кодирования в формате QAM, передают на устройство 118 перемежения по времени.
Устройство 118 перемежения по времени осуществляет процедуру перемежения по времени (перемежение в направлении времени) в единицах символов для данных (символов), поступающих от устройства 117 кодирования в формате QAM, и передает данные, полученные в результате, на устройство 119 кодирования в формате MISO/MIMO (множество входов - один выход/множество входов - множество выходов).
Это устройство 119 кодирования в формате MISO/MIMO осуществляет пространственно-временное кодирование данных (символов), поступающих от устройства 118 перемежения по времени, и передает полученные в результате данные на устройство 120 перемежения по частоте.
Указанное устройство 120 перемежения по частоте осуществляет перемежение по частоте (перемежение в направлении частоты) в единицах символов для данных (символов), поступающих от устройства 119 кодирования в формате MISO/MIMO, и передает полученные в результате данные модулю 131 построения кадров и назначения ресурсов.
При этом, например, данные управления (сигнализация), используемые для управления передачей, такие как преамбула L1 или другие подобные данные передают на устройство 121 кодирования в коде ВСН.
Это устройство 121 кодирования в коде ВСН осуществляет кодирование в коде ВСН применительно к поступающим в это устройство данным управления аналогично устройств 114 кодирования в коде ВСН и передает полученные в результате данные на устройство 122 кодирования в коде LDPC.
Устройство 122 кодирования в коде LDPC осуществляет кодирование в коде LDPC применительно к данным, поступающим от устройства 121 кодирования в коде ВСН и служащим целевыми данными для кода LDPC, аналогично устройству 115 кодирования в коде LDPC и передает код LDPC, полученный в результате такого кодирования, на устройство 123 кодирования в формате QAM.
Устройство 123 кодирования в формате QAM, аналогично устройству 117 кодирования в формате QAM, отображает код LDPC, поступающий от устройства 122 кодирования в коде LDPC в виде блоков кодовых бит (в символьных единицах) из одного или более бит кода LDPC, в сигнальную точку, определяемую в режиме ортогональной модуляции и представляющую один символ, осуществляет ортогональную модуляцию результирующих данных и передает данные (символы), полученные в результате этой процедуры, на устройство перемежения по частоте 124.
Указанное устройство перемежения по частоте 124, аналогично устройству 120 перемежения по частоте, осуществляет перемежение по частоте применительно к данным (символам), поступающим от устройства 123 кодирования в формате QAM, в единицах символов и передает данные, полученные в результате, на модуль 131 построения кадров и назначения ресурсов.
Этот модуль 131 построения кадров и назначения ресурсов вставляет пилотные символы в необходимые позиции данных (символов), поступающих от устройств перемежения по частоте 120 и 124, строит кадр, образованный заданным числом символов, с использованием полученных в результате данных (символов) и передает этот кадр на устройство 132 генерирования сигнала OFDM.
Указанное устройство 132 генерирования сигнала OFDM формирует сигнал OFDM, соответствующий кадру, поступившему от модуля 131 построения кадров и назначения ресурсов, и передает сигнал OFDM по каналу 13 связи (Фиг.7).
На Фиг.9 представлен пример конфигурации устройства 116 перемежения бит, показанного на Фиг.8.
Это устройство 116 перемежения бит представляет собой устройство обработки данных, осуществляющее перемежение данных и конфигурированное в составе модуля 23 перемежения четности, модуля 24 спирального перемежения столбцов и демультиплексора (DEMUX) 25.
Указанный модуль 23 перемежения четности осуществляет операцию перемежения четности, в соответствии с которой бит четности в составе кода LDPC, поступающего от устройства 115 кодирования в коде LDPC, перемещают в позицию другого бита четности, и передает полученный код LDPC после перемежения четности в модуль 24 спирального перемежения столбцов.
Этот модуль 24 спирального перемежения столбцов осуществляет операцию спирального перемежения столбцов применительно к коду LDPC, поступившему от модуля 23 перемежения четности, и передает полученный код LDPC после спирального перемежения столбцов на демультиплексор 25.
Другими словами, на устройство 117 кодирования в формате QAM, показанном на Фиг.8, код LDPC передают таким образом, что один или более кодовых бит кода LDPC преобразуются в сигнальную точку, представляющую один символ ортогональной модуляции.
В модуле 24 спирального перемежения столбцов, например, операция спирального перемежения столбцов, как будет описано ниже, выполняется в виде процедуры сортировки, согласно которой кодовые биты кода LDPC, поступающего от модуля 23 перемежения четности, сортируют так, чтобы несколько кодовых бит кода LDPC, соответствующих единицам "1", присутствующим в одной произвольной строке проверочной матрицы, используемой устройством 115 кодирования в коде LDPC, не были включены в один символ.
Указанный демультиплексор 25 получает код LDPC, устойчивость которого к аддитивным шумам AWGN улучшена путем выполнения перестановки, в ходе которой изменены позиции двух или более кодовых бит кода LDPC, образующих символ, в коде LDPC, поступающем от модуля 24 спирального перемежения столбцов. Затем демультиплексор 25 передает два или более кодовых бит кода LDPC, полученного в результате перестановки, на устройство 117 кодирования в формате QAM (Фиг.8) в качестве символа.
Далее, на Фиг.10 представлена проверочная матрица четности Н, используемая для кодирования в коде LDPC устройством 115 кодирования в коде LDPC, показанным на Фиг.8.
Эта проверочная матрица четности Н имеет структуру порождающей матрицы малой плотности (LDGM) и может быть представлена Уравнением Н=[На I HT] (матрица, в которой элементы информационной матрицы Нд заданы в качестве элементов левой части матрицы, а элементы матрицы Ну контроля четности заданы в качестве элементов правой части матрицы) с использованием информационной матрицы Нд для той части кодовых бит кода LDPC, которая соответствует информационным битам, и матрицы HT контроля четности, которая соответствует битам четности.
Здесь, в совокупности кодовых бит одного кода LDPC (одного кодового слова), число информационных бит и число бит четности обозначены как длина К информации и длина М четности, соответственно, а число кодовых бит одного кода LDPC обозначено как длина N (=K+М) кода.
Длину К информации и длину М четности в конкретном коде LDPC, имеющем длину N кода, определяют на основе кодовой скорости. Кроме того, проверочная матрица четности Н представляет собой матрицу размером М строк × N столбцов. В дополнение к этому, информационная матрица HA представляет собой матрицу размером М×K, а матрица HT контроля четности представляет собой матрицу размером М×М,
На Фиг.11 представлена матрица HT контроля четности из состава проверочной матрицы Н для кода LDPC, определенного в стандарте DVB-T.2 (и DVB-S.2).
В матрице HT контроля четности из состава проверочной матрицы Н для кода LDPC, определенного в стандарте DVB-T.2, как показано на Фиг.11, единичные элементы расположены в виде лестничной структуры в известном смысле. Вес строки в матрице HT контроля четности равен 1 для первой строки и 2 для всех остальных строк. Кроме того, вес столбца равен 1 для последней строки и равен 2 для всех остальных строк.
Как указано выше, код LDPC для проверочной матрицы Н, в составе которой матрица HT контроля четности имеет лестничную структуру, можно легко генерировать с использованием этой проверочной матрицы Н.
Другими словами, код LDPC (одно кодовое слово) представлен в виде вектора-строки с, а вектор, полученный путем транспонирования этого вектора-строки, обозначен как cT. В этом векторе-строке с, представляющем собой код LDPC, часть, образованная информационными битами, обозначена как вектор-строка А, а часть, образованная битами четности, представлена как вектор-строка Т.
В таком случае, вектор-строка с может быть представлен Уравнением c=[А|Т] (вектор-строка, в котором элементы вектора-строки А являются элементами левой части вектора, а элементы вектора-строки Т являются элементами правой части вектора) с использованием элементов вектора-строки А в качестве информационных бит и элементов вектора-строки Т в качестве бита четности.
Указанные проверочная матрица Н и вектор-строка c=[А|Т] в качестве кода LDPC должны удовлетворять Уравнению HcT=0, а вектор-строка Т в качестве бит четности из состава вектора-строки c=[А|Т], удовлетворяющего Уравнению HcT=0, могут быть получены последовательно (по очереди) путем приравнивания элементов каждой строки 0 по порядку, начиная от элементов первой строки вектора-столбца HcT, представленного в Уравнении HcT=0, для случая, когда матрица HT контроля четности из состава проверочной матрицы Н=[НА|HT] имеет лестничную структуру, как показано на Фиг.11.
На Фиг.12 представлена схема, иллюстрирующая проверочную матрицу Н кода LDPC, определенную согласно стандарту DVB-T.2.
В проверочной матрице Н кода LDPC, определенной в стандарте DVB-T.2, вес столбца задан равным X для каждого из КХ столбцов, начиная с первого столбца, вес столбца задан равным 3 для каждого из последующих К3 столбцов, вес столбца задан равным 2 для последующих (М-1) столбцов и вес столбца задан равным 1 для последнего 1 столбца.
Здесь, КХ+К3+М-1+1 равно длине N кода.
На Фиг.13 представлена таблица, иллюстрирующая числа столбцов KX, K3 и М, а также вес X столбца для каждой кодовой скорости r кода LDPC, определенного согласно стандарту DVB-T.2.
В стандарте DVB-T.2 определены коды LDPC с длинами N кода, равными 64800 бит и 16200 бит.
Для кода LDPC с длиной N кода, равной 64800 бит, определены И кодовых скоростей (номинальных скоростей), а именно 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10, и для кода LDPC с длиной N кода, равной 16200 бит, определены 10 кодовых скоростей, а именно 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9.
В дальнейшем длина N кода, равная 64800 бит, обозначается также 64k бит, а длина N кода 16200 бит, обозначается также 16к бит.
Для кода LDPC известно, что кодовый бит, соответствующий большему весу столбца проверочной матрицы Н, имеет более низкую частоту ошибок.
В проверочной матрице Н, определенной в стандарте DVB-T.2 и представленной на Фиг.12 и 13, чем дальше в направлении вперед (на левой стороне) располагается столбец, тем больше стремится стать вес этого столбца, и, следовательно, в коде LDPC, соответствующем этой проверочной матрице Н, кодовый бит, расположенный ближе вперед (к началу кода), обладает большей устойчивостью против ошибок, а последний кодовый бит обладает, как тенденция, меньшей устойчивостью против ошибок.
На Фиг.14 представлено расположение 16 символов (сигнальные точки, соответствующие этим символам) на плоскости IQ в случае осуществления 16-уровневой QAM в устройстве 117 кодирования в формате QAM, показанном на Фиг.8.
Другими словами, вид А на Фиг.14 показывает символы системы модуляции 16 QAM, определенной в стандарте DVB-T.2.
В системе модуляции 16 QAM один символ представляют с использованием четырех бит, так что всего имеются 16 (=24) символов. Совокупность 16 символов расположена так, что начало координат плоскости IQ находится в центре этой совокупности, причем границы этой совокупности в направлении I × направлении Q образуют квадрат размером 4×4.
Если (i+1)-й бит от самого старшего бита в строке бит, представленной одним символом, обозначить, как бит yi, четыре бита, представленных одним символом системы модуляции 16 QAM, могут быть записаны как биты y0, y1, y2 и y3 по порядку от самого старшего бита. В случае режима модуляции 16 QAM 4 бит из совокупности кодовых бит кода LDPC образуют символ (величина символа) из 4 бит с y0 по y3 (в форме символа).
Вид В на Фиг.14 показывает границы бит для 4 бит (далее именуемых также символьными битами) с y0 по y3, представленных символами в системе модуляции 16 QAM.
Здесь, граница бит для символьного бита yi (на Фиг.14, i=0, 1, 2 или 3) представляет границу между символом, для которого символьный бит yi равен 0, и символом, для которого символьный бит yi равен 1.
Как показано на виде В на Фиг.14, для самого старшего символьного бита y0 из четырех символьных бит с y0 по y3, представленных символом в системе модуляции 16 QAM, только одна позиции на оси Q в плоскости IQ образует границу бит, а для второго (второго после самого старшего бита) символьного бита yi только одна позиция на оси I в плоскости IQ образует границу бит.
Кроме того, для третьего символьного бита y2 в совокупности 4×4 символов две позиции, включая позицию между первым и вторым символами слева и позицию между третьим и четвертым символами, образуют границы бит.
Более того, для четвертого символьного бита уз в совокупности 4x4 символов две позиции, включая позицию между первой и второй строками сверху и позицию между третьей и четвертой строками, образуют границы бит.
В такой ситуации затруднительно, чтобы символьный бит yi в составе некоторого символа имел ошибку в случае увеличения числа символов, расположенных далеко от границы бит (вероятность ошибки мала), и в символьном бите yi легко может появиться ошибка в случае увеличения числа символов, расположенных близко к границе бит (вероятность ошибки велика).
Если бит, в котором возникновение ошибки затруднительно (устойчивый против ошибок), называть "сильным битом", а бит, в котором ошибка возникает легко («слабый» против ошибок), называть "слабым битом", тогда из четырех бит с y0 по y3 в составе символа системы модуляции 16 QAM самый старший символьный бит y0 и второй символьный бит yi являются сильными битами, а третий символьный бит y2 и четвертый символьный бит y3 являются слабыми битами.
На Фиг.15-17 представлены конфигурации размещения совокупности 64 символов (сигнальных точек, соответствующих этим символам) в плоскости IQ в случае модуляции в формате 64 QAM, осуществляемой устройством 117 кодирования в формате QAM, показанным на Фиг.8, другими словами, символов в системе модуляции 16 QAM согласно стандарту DVB-T.2.
В системе модуляции 64 QAM один символ представляют с использованием шести бит и всего имеют 64 (=26) символов. Совокупность 64 символов расположена так, что начало координат плоскости IQ находится в центре этой совокупности, причем границы этой совокупности в направлении I × направлении Q образуют квадрат размером 8×8.
Символьные биты в составе одного символа системы модуляции 64 QAM могут быть записаны как биты y0, y1, y2, y3, y4 и y5 по порядку от самого старшего бита. В случае режима модуляции 64 QAM 6 бит из совокупности кодовых бит кода LDPC образуют символ из 6 бит с y0 по y5.
Здесь, Фиг.15 иллюстрирует границы бит для самого старшего символьного бита y0 и второго символьного бита y1 из совокупности символьных бит с y0 по y5, соответственно, в системе модуляции 64 QAM, Фиг.16 иллюстрирует границы бит для третьего символьного бита y2 и четвертого символьного бита y3, соответственно, и Фиг.17 иллюстрирует границы бит для пятого символьного бита y4 и шестого символьного бита y5, соответственно.
Как показано на Фиг.15, для каждого из двух бит - самого старшего символьного бита y0 и второго символьного бита y1, только одна позиция образует границу бит, как представлено на Фиг.16, для каждого из двух бит - третьего символьного бита y2 и четвертого символьного бита y3, две позиции образуют границы бит, и, как изображено на Фиг.17, для каждого из двух бит - пятого символьного бита y4 и шестого символьного бита y5, четыре позиции образуют границы бит.
Таким образом, в совокупности символьных бит с y0 по y5 в составе каждого символа в системе с модуляцией 64 QAM самый старший символьный бит y0 и второй символьный бит y1 являются самыми сильными битами, а третий символьный бит y2 и четвертый символьный бит y3 являются следующими по силе битами после старшего и второго. Кроме того, пятый символьный бит y4 и шестой символьный бит y5 являются слабыми битами.
На основе Фиг.14 и 15-17 можно понять, что в совокупности символьных бит, образующих каждый символ системы с ортогональной модуляцией, биты старшего порядка имеют тенденцию быть сильными битами, а биты младшего порядка имеют тенденцию быть слабыми битами.
Здесь, как описано со ссылками на Фиг.12 и 13, в совокупности кодов LDPC, передаваемых на выход устройством 115 кодирования в коде LDPC (Фиг.8), имеются сильные кодовые биты, устойчивые против ошибок, и слабые кодовые биты, неустойчивые против ошибок.
Кроме того, как описано со ссылками на Фиг.14-17, в совокупности символьных бит, образующих символы в системе с ортогональной модуляцией, осуществляемой устройством 117 кодирования в формате QAM, имеются сильные биты и слабые биты.
Таким образом, если кодовые биты кода LDPC, слабые против ошибок, назначают слабым символьным битам в системе с ортогональной модуляцией, устойчивость против ошибок уменьшается в целом.
Таким образом, с целью назначения кодовых бит кода LDPC, являющихся слабыми против ошибок, сильным битам (символьным битам) в составе символов системы с ортогональной модуляцией предлагается применять устройство для перемежения кодовых бит кода LDPC.
Демультиплексор 25, показанный на Фиг.9, может выполнять операции, которые должно производить такое устройство перемежения.
На Фиг.18 представлена диаграмма, иллюстрирующая процесс в демультиплексоре 25, показанном на Фиг.9.
Другими словами вид А на Фиг.18 иллюстрирует пример функциональной конфигурации демультиплексора 25.
Рассматриваемый демультиплексор 25 конфигурирован в составе памяти 31 и модуля 32 перестановок.
Код LDPC поступает в память 31 из устройства 115 кодирования в коде LDPC.
Память 31 имеет емкость mb бит в направлении строк (горизонтальном) и N/(mb) бит в направлении столбцов (вертикальном), записывает получаемые ею кодовые биты кода LDPC в направлении столбцов, считывает кодовые биты в направлении строк и передает эти кодовые биты в модуль 32 перестановок.
Здесь, величина N (= длина К информации + длина М четности), как описано выше, представляет длину кода LDPC.
Кроме того, m представляет число кодовых бит кода LDPC, образующих один символ, и b обозначает заданное положительное целое число и является множителем, используемым для целочисленного умножения числа т.Рассматриваемый демультиплексор 25, как описано выше, формирует из кодовых бит кода LDPC символ (переводит в символьную форму), а множитель b в этом случае представляет число символов, полученных за одну процедуру перевода в символьную форму в демультиплексоре 25.
Вид А на Фиг.18 представляет пример конфигурации демультиплексора 25, когда в качестве режима модуляции используется режим 64 QAM, и, соответственно, число m кодовых бит кода LDPC, образующих один символ, равно шести.
На виде А на Фиг.18 множитель b равен единице, и, соответственно, память 31 имеет емкость N/(6×1)×(6×1) бит в формате направление столбцов × направление строк.
В дальнейшем область памяти 31, имеющая ширину один бит в направлении строк и протяженная в направлении столбцов, будет, где это возможно, именоваться столбцом. На виде А на Фиг.18 память 31 конфигурирована в составе 6 (=6×1) столбцов.
В демультиплексоре 25 запись кодовых бит кода LDPC от верхней стороны столбцов, составляющих память 31, к нижней стороне (в направлении столбцов) осуществляется от левой стороны по направлению к столбцу, расположенному на правой стороне.
Затем, после завершения записи кодовых бит вплоть до самой нижней части крайнего правого столбца эти кодовые биты считывают блоками по шесть бит (mb бит) в направлении строк, начиная с первой строки всех столбцов, составляющих память 31, и передают считываемые кодовые биты в модуль 32 перестановок.
Этот модуль 32 перестановок осуществляет процедуру перестановки, в ходе которой позиции бит 6-битого кода, поступающего из памяти 31, меняют местами и передают на выход полученные в результате 6 бит в качестве 6 символьных бит y0, y1, y2, y3, y4, y5, представляющих один символ в системе модуляции 64 QAM.
Другими словами, кодовые биты в количестве mb бит (здесь 6 бит) считывают из памяти 31 в направлении строк, и, если i-й бит (i=0, 1, …, mb-1), считая от самого старшего бита в совокупности mb кодовых бит, считываемых из памяти 31, обозначить как bi, тогда кодовые биты 6-битого кода, считываемого из памяти 31 в направлении строк, можно представить в виде b0, b1, b2, b3, b4 и b5 по порядку от самого старшего бита.
В соответствии с весом строки, описанным со ссылками на Фиг.12 и 13, кодовые биты, расположенные на стороне бита b0, являются сильными кодовыми битами, устойчивыми против ошибок, а кодовые биты, расположенные на стороне бита b5, являются кодовыми битами, слабыми против ошибок.
Модуль 32 перестановок может осуществить процедуру перестановок, в соответствии с которой позиции кодовых бит с b0 по b5 6-битого кода, поступающих из памяти 31, переставляют таким образом, чтобы кодовые биты, слабые против ошибок, из совокупности кодовых бит с b0 по b5 6-битого кода, поступивших из памяти 31, назначить сильным битам в составе группы символьных бит с y0 по y5 одного символа в системе с модуляцией 64 QAM.
Здесь, в качестве режимов перестановок кодовых бит с b0 по b5 6-битого кода, поступивших из памяти 31, и назначения этих кодовых бит шести символьным битам с y0 по y5, представляющим один символ в системе с модуляцией 64 QAM, ряд компаний предлагают различные режимы.
Вид В на Фиг.18 иллюстрирует первый режим перестановок, вид С на Фиг.18 иллюстрирует второй режим перестановок и вид D на Фиг.18 иллюстрирует третий режим перестановок.
На видах с В по D на Фиг.18 (аналогично также случаю Фиг.19, который будет описан позднее) сегмент, соединяющий биты bi и yj, представляет назначение кодового бита bi символьному биту yj в составе символа (перестановка позиции кодового бита в позицию символьного бита yj).
В качестве первого режима перестановок, представленного на виде В на Фиг.18, предложен режим, в котором применяется способ перестановок какого-либо одного из трех типов, а в качестве второго режима перестановок, показанного на виде С на Фиг.18, предложен режим, в котором применяется способ перестановок какого-либо одного из двух типов.
В качестве третьего режима перестановок, представленного на виде D на Фиг.18, предложен режим, в котором последовательно выбирают и используют способы перестановок шести типов.
Фиг.19 иллюстрирует пример конфигурации демультиплексора 25 и четвертый режим перестановок, когда в качестве режима модуляции используется режим 64 QAM (соответственно, число m кодовых бит кода LDPC, отображаемых в один символ, аналогично случаю, показанному на Фиг.18, равно 6 бит) и множитель b равен 2.
Когда множитель b равен 2, память 31 имеет емкость N/(6×2)×(6×2) бит в формате направление столбцов × направление строк и составлена из 12 (=6×2) столбцов.
Вид А на Фиг.19 иллюстрирует последовательность записи кода LDPC в память
31.
В демультиплексоре 25, как описано со ссылками на Фиг.18, запись кодовых бит кода LDPC от верхней стороны столбцов, составляющих память 31, к нижней стороне (в направлении столбцов) осуществляется от левой стороны по направлению к столбцу, расположенному на правой стороне.
Затем, после завершения записи кодовых бит вплоть до самой нижней части крайнего правого столбца эти кодовые биты считывают блоками по 12 бит (mb бит) в направлении строк, начиная с первой строки всех столбцов, составляющих память 31, и передают считываемые кодовые биты в модуль 32 перестановок.
Этот модуль 32 перестановок осуществляет процедуру перестановки, в ходе которой позиции бит 12-битого кода, поступающего из памяти 31, меняют местами в соответствии с четвертым режимом перестановок и передают на выход полученные в результате 12 бит в качестве 12 бит, представляющих два символа (b символов) в системе с модуляцией 64 QAM, другими словами, 6 символьных бит y0, y1, y2, y3, y4, y5, представляющих один символ в системе модуляции 64 QAM, и 6 символьных бит y0, y1, y2, y3, y4, y5, представляющих следующий один символ.
Здесь, вид В на Фиг.19 иллюстрирует четвертый режим перестановок для процесса перестановок, осуществляемого модулем 32 перестановок, показанным на виде А на Фиг.19.
В случае, когда множитель b равен 2 (аналогично, в том числе, случаю, когда этот множитель равен трем или более), в процессе перестановок кодовые биты в количестве mb бит могут быть назначены mb символьным битам из состава последовательных b символов. В последующем, включая случай, показанный на Фиг.19, для удобства описания (i+1)-й бит в совокупности из mb символьных бит, образующих последовательные b символов, считая от самого старшего бита, будет обозначен как бит (символьный бит) yi.
Кроме того, подходящий способ перестановок, другими словами, можно ли дополнительно улучшить частоту ошибок в зашумленном (AWGN) канале связи, определяют по-разному на основе кодовой скорости и длины кода LDPC, режима модуляции и другой подобной информации.
Перемежение четности
Далее, процедура перемежения четности, осуществляемая модулем 23 перемежения четности, показанным на Фиг.19, будет описана со ссылками на Фиг.20-22.
На Фиг.20 представлен граф Таннера (часть этого графа) для проверочной матрицы кода LDPC.
Как показано на Фиг.20, когда несколько, например две, символьных вершин (кодовые биты, соответствующие этим вершинам), соединенных с некой проверочной вершиной, имеют ошибки, такие как пропуски, в одно и то же время, эта проверочная вершина возвращает сообщение о равной вероятности, указывающее, что вероятность нулевого значения и вероятность единичного значения равны для всех символьных вершин, соединенных с этой проверочной вершиной. Соответственно, когда в нескольких символьных вершинах, соединенных с одной и той же проверочной вершиной возникают в одно и то же время пропуски или другие ошибки, декодирующая способность деградирует.
Код LDPC, определенный в стандарте DVB-T.2 и передаваемый на выход от устройства 115 кодирования в коде LDPC, показанного на Фиг.8, представляет собой код IRA, а матрица HT контроля четности из состава проверочной матрицы Н, как изображено на Фиг.11, имеет лестничную структуру.
На Фиг.21 показаны матрица HT контроля четности, имеющая лестничную структуру, и граф Таннера, соответствующий такой матрице HT контроля четности.
Другими словами, вид А на Фиг.21 иллюстрирует матрицу HT контроля четности, имеющую лестничную структуру, а вид В на Фиг.21 показывает граф Таннера, соответствующий матрице HT контроля четности, изображенной на виде А на Фиг.21.
В матрице HT контроля четности, имеющей лестничную структуру, в каждой строке единичные (1) элементы расположены один рядом с другим (за исключением первой строки). Соответственно, в графе Таннера для матрицы HT контроля четности две символьные вершины, соседствующие одна с другой, что соответствует строкам из двух элементов, соседствующим одна с другой, для которых значения элементов матрицы HT контроля четности равны единицам (1), соединены с одной и той же проверочной вершиной.
Таким образом, когда биты четности, соответствующие двум описанным выше символьным вершинам, имеют ошибки в одно и то же время вследствие пакетной ошибки, пропуска и т.п., проверочная вершина, соединенная с двумя символьными вершинами (символьные вершины, получающие сообщения с использованием бит четности), соответствующими указанным двум битам четности, имеющим ошибки, возвращает символьным вершинам, соединенным с этой проверочной вершиной, сообщение о равной вероятности, указывающее, что вероятность нулевого значения и вероятность единичного значения равны и что, следовательно, характеристики декодирования деградируют. Далее, если длина пакета (число бит четности, имеющих последовательные ошибки) велика, число проверочных вершин, возвращающих сообщения о равной вероятности, возрастает, а декодирующая способность еще более деградирует.
Таким образом, для предотвращения описанной выше деградации декодирующей способности, модуль 23 перемежения четности (Фиг.9) осуществляет процедуру перемежения четности, в ходе которой бит четности кода LDPC, поступающего от устройства 115 кодирования в коде LDPC перемещается в позицию другого бита четности.
Фиг.22 иллюстрирует матрицу HT контроля четности в составе проверочной матрицы Н, соответствующей коду LDPC после перемежения четности, осуществляемого модулем 23 перемежения четности, показанным на Фиг.9.
Здесь, информационная матрица HA из состава проверочной матрицы Н, соответствующей коду LDPC, определенному в стандарте DVB-T.2 и передаваемому на выход от устройства 115 кодирования в коде LDPC, имеет циклическую структуру.
Такая циклическая структура представляет собой структуру, в которой столбец в результате циклического сдвига совпадает с другим столбцом, и, например, включает также структуру, в которой для каждых Р столбцов позиция "1" в каждой строке представляет собой позицию, полученную путем циклического сдвига первого столбца из этой группы Р столбцов в направлении столбцов на величину, пропорциональную величине q, полученной путем деления длины М четности. В дальнейшем, где это возможно, указанные Р столбцов в циклической структуре обозначают, как число единичных столбцов в циклической структуре.
Среди кодов LDPC, определенных в стандарте DVB-T.2, как описано выше со ссылками на Фиг.12 и 13, имеются два типа кодов LDPC, обладающих длинами N кода, равными 64800 бит и 16200 бит, и для любого из этих двух типов кодов LDPC число Р единичных столбцов циклической структуры определено равным 360, т.е. равным одному из делителей, кроме "1" и М, из совокупности делителей длины М четности.
Кроме того, длина М четности, имеет величину, отличную от простого числа и представленную Уравнением M=q×P=q×360 c использованием величины q, которая имеет разные значения в зависимости от кодовой скорости. Соответственно, величина q, аналогично числу Р единичных столбцов в циклической структуре, является одним из делителей, кроме "1" и М, из совокупности делителей длины М четности и может быть получена путем деления длины М четности на число Р единичных столбцов в циклической структуре (произведение чисел Р и q, являющихся делителями длины М четности, становится в этом случае равным длине М четности).
Как описано выше, если длина информации равна К, целое число не меньше нуля и меньше Р обозначено x и целое число не меньше нуля и меньше q обозначено y, тогда модуль 23 перемежения четности перемещает (К+qx+y+1)-й кодовый бит из совокупности кодовых бит N-битого кода LDPC в позицию (K+Py+x+1)-го кодового бита в ходе процедуры перемежения четности.
Поскольку (К+qx+y+1)-й кодовый бит и (K+Py+x+1)-й кодовый бит представляют собой кодовые биты, расположенные после (K+1)-го кодового бита, эти кодовые биты являются битами четности и, соответственно, позиции бит четности кода LDPC перемещаются в результате перемежения четности.
В соответствии с таким перемежением четности число символьных вершин (бит четности, соответствующих этим вершинам), соединенных с одной и той же проверочной вершиной, уменьшается на число Р единичных столбцов в циклической структуре, иными словами, здесь 360 бит, и, следовательно, если длина пакетной ошибки меньше 360 бит, можно избежать ситуации, когда несколько символьных вершин, соединенных с одной и той же проверочной вершиной, имеют ошибки в одно и то же время, вследствие чего можно повысить устойчивость против пакетных ошибок.
Кроме того, код LDPC после перемежения четности, в котором (К+qx+y+1)-й кодовый бит перемещен в позицию (К+Py+х+1)-го кодового бита, совпадает с кодом LDPC, соответствующим проверочной матрице (далее именуемой также преобразованной проверочной матрицей), полученной в результате замены столбца, когда (К+qx+y+1)-й столбец исходной проверочной матрицы Н заменен (К+Py+х+1)-ым столбцом.
В матрице контроля четности в составе преобразованной проверочной матрицы, как показано на Фиг.22, появляется псевдоциклическая структура в блоках по Р столбцов (на Фиг.22, 360 столбцов).
Здесь, псевдоциклическая структура представляет собой структуру, в которой образована циклическая структура за исключением части этой псевдоциклической структуры. В преобразованной проверочной матрице, полученной путем осуществления замены столбцов, соответствующей перемежению четности, для проверочной матрицы кода LDPC, определенного в стандарте DVB-T.2, число единичных элементов (1) меньше единицы (элемент 0 присутствует) в части (матрица сдвига будет описана позднее) области размером 360-я строка × 360-й столбец на правом угловом участке, и в этом пункте образована не (полная) циклическая структура, а псевдоциклическая структура.
Кроме того, преобразованная проверочная матрица, показанная на Фиг.22, представляет собой матрицу, полученную путем выполнения применительно к исходной проверочной матрице Н не только замены столбцов, соответствующей перемежению четности, а также замены строк, так что преобразованная проверочная матрица оказывается конфигурирована в виде матрицы-составляющей, которая будет описана позднее.
Спиральное перемежение столбцов
Далее процедура спирального перемежения столбцов в качестве процесса сортировки, осуществляемого модулем 24 спирального перемежения столбцов, показанным на Фиг.9, будет описана со ссылками на Фиг.23-26.
Передающее устройство 11, показанное на Фиг.8, передает один или более бит из совокупности кодовых бит кода LDPC в качестве одного символа. Другими словами, например, если два кодовых бита составляют один символ, в качестве режима модуляции используют, например, манипуляцию QPSK, а если четыре кодовых бита составляют один символ, в качестве режима модуляции используют, например, модуляцию 16 QAM.
Если в виде одного символа передают два или более кодовых бит, то при возникновении пропуска или другого подобного дефекта в символе все кодовые биты этого символа имеют ошибки (пропуски).
Следовательно, для улучшения декодирующей способности, с целью уменьшения вероятности возникновения пропусков в одно и то же время в нескольких символьных вершинах (кодовых битах, соответствующих этим вершинам), соединенных с одной и той же проверочной вершиной, необходимо избежать соединения кодовых бит одного символа с одной и той же проверочной вершиной.
При этом, как описано выше, в проверочной матрице Н кода LDPC, определенного в стандарте DVB-T.2 и передаваемого на выход от устройства 115 кодирования в коде LDPC, информационная матрица На имеет циклическую структуру, а матрица HT контроля четности имеет лестничную структуру. Как описано выше со ссылками на Фиг.22, в преобразованной проверочной матрице, представляющей собой проверочную матрицу кода LDPC после перемежения четности, в матрице контроля четности появляется также циклическая структура (более точно, псевдоциклическая структура, как описано выше).
На Фиг.23 показана преобразованная проверочная матрица.
Другими словами, вид А на Фиг.23 показьюает преобразованную проверочную матрицу на основе проверочной матрицы Н кода LDPC, имеющего длину N кода, равную 64800 бит, и кодовую скорость (r), равную 3/4.
На виде А на Фиг.23 в преобразованной проверочной матрице позиция элемента, имеющего величину «1», представлена точкой (·).
Вид В на Фиг.23 иллюстрирует процедуру, выполняемую демультиплексором 25 (Фиг.9) для кода LDPC, соответствующего преобразованной проверочной матрице, показанной на виде А на Фиг.23, иными словами, кода LDPC после перемежения четности в качестве цели.
На виде В на Фиг.23 кодовые биты кода LDPC после перемежения четности записаны в четырех столбцах, составляющих память 31 демультиплексора 25, в направлении столбцов с использованием режима модуляции 16 QAM.
Кодовые биты, записанные в четырех столбцах, составляющих память 31, в направлении столбцов, считывают блоками по четыре бита в направлении строк с целью формирования одного символа из четырех бит.
В этом случае кодовые биты B0, B1, B2 и B3 из совокупности четырех бит, образующих один символ, могут быть кодовыми битами, соответствующими единицам 1, присутствующим в одной произвольной строке преобразованной проверочной матрицы, показанной на виде А на Фиг.23, и, в таком случае, символьные вершины, соответствующие кодовым битам B0, B1, B2 и B3, соединены с одной и той же проверочной вершиной.
Соответственно, если кодовые биты B0, B1, B2 и B3, образующие один символ, представляют собой кодовые биты, соответствующие единицам 1, присутствующим в одной произвольной строке преобразованной проверочной матрицы, когда в символе возникает пропуск, не получают соответствующее сообщение в одной и той же проверочной вершине, с которой соединены символьные узлы, соответствующие этим кодовым битам B0, B1, B2 и B3, вследствие чего декодирующая способность деградирует.
Кроме того, для кодовой скорости, отличной от кодовой скорости 3/4, аналогично из множества кодовых бит, соответствующих множеству символьных вершин, соединенных с одной и той же проверочной вершиной, может быть сформирован один символ в системе с модуляцией 16 QAM.
Таким образом, модуль 24 спирального перемежения столбцов осуществляет спиральное перемежение столбцов, согласно которому кодовые биты кода LDPC после перемежения четности, поступающего от модуля 23 перемежения четности, перемежаются таким образом, что множество кодовых бит, соответствующих единицам 1, присутствующим в одной произвольной строке преобразованной проверочной матрицы, не включены в один символ.
Фиг.24 представляет схему, иллюстрирующую процедуру спирального перемежения столбцов.
Другими словами, Фиг.24 иллюстрирует память 31 (Фиг.18 и 19) демультиплексора 25.
Память 31, как показано на Фиг.18, имеет емкость, позволяющую записать mb бит в направлении столбцов (вертикальном) и N/(mb) бит в направлении строк (горизонтальном), и построена из mb столбцов. Здесь, модуль 24 спирального перемежения столбцов записывает кодовые биты кода LDPC в память 31 в направлении столбцов и управляет позицией начала записи во время считывания в направлении строк, осуществляя тем самым спиральное перемежение столбцов.
Другими словами, модуль 24 спирального перемежения столбцов изменяет подходящим образом позицию начала записи, с которой начинается запись кодового бита в каждом из нескольких столбцов, конфигурируя тем самым несколько кодовых бит, составляющих один символ, считываемый в направлении строк, так что они не являются кодовыми битами, соответствующими единицам 1, присутствующим в одной и той же произвольной строке преобразованной проверочной матрицы (кодовые биты кода LDPC отсортированы так, что несколько кодовых бит, соответствующих единицам 1, присутствующим в одной произвольной строке преобразованной проверочной матрицы, не включены в один и тот же символ).
Здесь, Фиг.24 иллюстрирует пример конфигурации памяти 31 для случая, когда в качестве режима модуляции выбран режим 16 QAM, а множитель b, описанный со ссылками на Фиг.18, равен 1. Соответственно, число m кодовых бит кода LDPC, образующих один символ, равно четырем, а память 31 конфигурирована из четырех (=mb) столбцов.
Модуль 24 спирального перемежения столбцов (вместо демультиплексора 25, показанного на Фиг.18) осуществляет запись кодовых бит кода LDPC, начиная от верхней стороны четырех столбцов, составляющих память 31, к нижней стороне (в направлении столбцов) и с левой стороны по направлению к столбцу, расположенному на правой стороне.
Затем, когда запись кодовых бит вплоть до самого крайнего правого столбца завершена, модуль 24 спирального перемежения столбцов считывает кодовые биты блоками по четыре бита (mb бит) в направлении строк, начиная с первой строки всех столбцов, составляющих память 31, и передает кодовые биты кода LDPC после спирального перемежения столбцов в модуль 32 перестановок (Фиг.18 и 19) в составе демультиплексора 25.
Однако если адрес позиции начала (самая верхняя позиция) каждого столбца равен О, а адрес каждой позиции в направлении столбцов представлен целым числом в порядке возрастания, в модуле 24 спирального перемежения столбцов в качестве позиции начала записи задают позицию с адресом 0 в крайнем левом столбце, в качестве позиции начала записи задают позицию с адресом 2 во втором столбце (с левой стороны), в качестве позиции начала записи задают позицию с адресом 4 в третьем столбце и в качестве позиции начала записи задают позицию с адресом 7 в четвертом столбце.
В каждом столбце, в котором позиция начала записи отлична от позиции с адресом О, после записи кодового бита в самую нижнюю позицию столбца позиция записи возвращается к началу столбца (позиция с адресом 0), и затем запись осуществляется вплоть до позиции, предшествующей позиции начала записи. После этого осуществляется запись в следующий столбец (с правой стороны).
В результате выполнения спирального перемежения столбцов, как описано выше, для кода LDPC, определенного в стандарте DVB-T.2, можно избежать ситуации, когда множество кодовых бит, соответствующих множеству символьных вершин, соединенных с одной и той же проверочной вершиной, образуют один символ (включены в один и тот же символ) системы с модуляцией 16 QAM, вследствие чего можно улучшить декодирующую способность в канале связи, имеющем пропуск.
Фиг.25 иллюстрирует число столбцов памяти 31, необходимое для осуществления спирального перемежения столбцов, и адреса позиций начала записи в эти столбцы для каждого режима модуляции применительно к кодам LDPC, определенным в стандарте DVB-T.2 и имеющим длину N кода, равную 64800, и 11 кодовых скоростей.
При использовании множителя b, равного 1, и использовании, например, манипуляции QPSK в качестве режима модуляции в случае, когда число m бит в одном символе равно двум битам, как показано на Фиг.25, память 31 имеет два столбца, сохраняющих 2×1 (=mb) бит в направлении строк, и сохраняет 64800/(2×1) бит в направлении столбцов.
В этих двух столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, а позицией начала записи во втором столбце является позиция с адресом 2.
Например, при использовании одного из режимов перестановок с первого по третий, показанных на Фиг.18, в качестве режима перестановок для процесса перестановок, осуществляемого демультиплексором 25 (Фиг.9) или другим подобным устройством, множитель b равен 1.
При использовании множителя b, равного 2, и при использовании, например, манипуляции QPSK в качестве режима модуляции в случае, когда число m бит в одном символе равно двум битам, как показано на Фиг.25, память 31 имеет четыре столбца, сохраняющих 2×2 бит в направлении строк, и сохраняет 64800/(2×2) бит в направлении столбцов.
В этих четырех столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 2, позицией начала записи в третьем столбце является позиция с адресом 4 и позицией начала записи в четвертом столбце является позиция с адресом 7.
Например, при использовании четвертого режима перестановок, показанных на Фиг.19, в качестве режима перестановок для процесса перестановок, осуществляемого демультиплексором 25 (Фиг.9) или другим подобным устройством, множитель b равен 2.
При использовании множителя b, равного 1, и при использовании, например, модуляции 16 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно четырем битам, как показано на Фиг.25, память 31 имеет четыре столбца, сохраняющих 4×1 бит в направлении строк, и сохраняет 64800/(4×1) бит в направлении столбцов.
В этих четырех столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 2, позицией начала записи в третьем столбце является позиция с адресом 4 и позицией начала записи в четвертом столбце является позиция с адресом 7.
При использовании множителя b, равного 2, и при использовании, например, модуляции 16 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно четырем битам, как показано на Фиг.25, память 31 имеет восемь столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 64800/(4×2) бит в направлении столбцов.
В этих восьми столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 2, позицией начала записи в четвертом столбце является позиция с адресом 4, позицией начала записи в пятом столбце является позиция с адресом 4, позицией начала записи в шестом столбце является позиция с адресом 5, позицией начала записи в седьмом столбце является позиция с адресом 7 и позицией начала записи в восьмом столбце является позиция с адресом 7.
При использовании множителя b, равного 1, и при использовании, например, модуляции 64 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно шести битам, как показано на Фиг.25, память 31 имеет шесть столбцов, сохраняющих 6×1 бит в направлении строк, и сохраняет 64800/(6×1) бит в направлении столбцов.
В этих шести столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 2, позицией начала записи в третьем столбце является позиция с адресом 5, позицией начала записи в четвертом столбце является позиция с адресом 9, позицией начала записи в пятом столбце является позиция с адресом 10 и позицией начала записи в шестом столбце является позиция с адресом 13.
При использовании множителя b, равного 2, и при использовании, например, модуляции 64 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно шести битам, как показано на Фиг.25, память 31 имеет 12 столбцов, сохраняющих 6×2 бит в направлении строк, и сохраняет 64800/(6×2) бит в направлении столбцов.
В этих двенадцати столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 2, позицией начала записи в четвертом столбце является позиция с адресом 2, позицией начала записи в пятом столбце является позиция с адресом 3, позицией начала записи в шестом столбце является позиция с адресом 4, позицией начала записи в седьмом столбце является позиция с адресом 4, позицией начала записи в восьмом столбце является позиция с адресом 5, позицией начала записи в девятом столбце является позиция с адресом 5, позицией начала записи в десятом столбце является позиция с адресом 7, позицией начала записи в одиннадцатом столбце является позиция с адресом 8 и позицией начала записи в двенадцатом столбце является позиция с адресом 9.
При использовании множителя b, равного 1, и при использовании, например, модуляции 256 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно восьми битам, как показано на Фиг.25, память 31 имеет 8 столбцов, сохраняющих 8×1 бит в направлении строк, и сохраняет 64800/(8×1) бит в направлении столбцов.
В этих восьми столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 2, позицией начала записи в четвертом столбце является позиция с адресом 4, позицией начала записи в пятом столбце является позиция с адресом 4, позицией начала записи в шестом столбце является позиция с адресом 5, позицией начала записи в седьмом столбце является позиция с адресом 7 и позицией начала записи в восьмом столбце является позиция с адресом 7.
При использовании множителя b, равного 2, и при использовании, например, модуляции 256 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно восьми битам, как показано на Фиг.25, память 31 имеет 16 столбцов, сохраняющих 8×2 бит в направлении строк, и сохраняет 64800/(8×2) бит в направлении столбцов.
В этих шестнадцати столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 2, позицией начала записи в третьем столбце является позиция с адресом 2, позицией начала записи в четвертом столбце является позиция с адресом 2, позицией начала записи в пятом столбце является позиция с адресом 2, позицией начала записи в шестом столбце является позиция с адресом 3, позицией начала записи в седьмом столбце является позиция с адресом 7, позицией начала записи в восьмом столбце является позиция с адресом 15, позицией начала записи в девятом столбце является позиция с адресом 16, позицией начала записи в десятом столбце является позиция с адресом 20, позицией начала записи в одиннадцатом столбце является позиция с адресом 22, позицией начала записи в двенадцатом столбце является позиция с адресом 22, позицией начала записи в тринадцатом столбце является позиция с адресом 27, позицией начала записи в четырнадцатом столбце является позиция с адресом 27, позицией начала записи в пятнадцатом столбце является позиция с адресом 28 и позицией начала записи в шестнадцатом столбце является позиция с адресом 32.
При использовании множителя b, равного 1, и при использовании, например, модуляции 1024 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно десяти битам, как показано на Фиг.25, память 31 имеет десять столбцов, сохраняющих 10×1 бит в направлении строк, и сохраняет 64800/(10×1) бит в направлении столбцов.
В этих десяти столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 3, позицией начала записи в третьем столбце является позиция с адресом 6, позицией начала записи в четвертом столбце является позиция с адресом 8, позицией начала записи в пятом столбце является позиция с адресом 11, позицией начала записи в шестом столбце является позиция с адресом 13, позицией начала записи в седьмом столбце является позиция с адресом 15, позицией начала записи в восьмом столбце является позиция с адресом 17, позицией начала записи в девятом столбце является позиция с адресом 18 и позицией начала записи в десятом столбце является позиция с адресом 20.
При использовании множителя b, равного 2, и при использовании, например, модуляции 1024 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно десяти битам, как показано на Фиг.25, память 31 имеет 20 столбцов, сохраняющих 10×2 бит в направлении строк, и сохраняет 64800/(10×2) бит в направлении столбцов.
В этих 20 столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 1, позицией начала записи в третьем столбце является позиция с адресом 3, позицией начала записи в четвертом столбце является позиция с адресом 4, позицией начала записи в пятом столбце является позиция с адресом 5, позицией начала записи в шестом столбце является позиция с адресом 6, позицией начала записи в седьмом столбце является позиция с адресом 6, позицией начала записи в восьмом столбце является позиция с адресом 9, позицией начала записи в девятом столбце является позиция с адресом 13, позицией начала записи в десятом столбце является позиция с адресом 14, позицией начала записи в одиннадцатом столбце является позиция с адресом 14, позицией начала записи в двенадцатом столбце является позиция с адресом 16, позицией начала записи в тринадцатом столбце является позиция с адресом 21, позицией начала записи в четырнадцатом столбце является позиция с адресом 21, позицией начала записи в пятнадцатом столбце является позиция с адресом 23, позицией начала записи в шестнадцатом столбце является позиция с адресом 25, позицией начала записи в семнадцатом столбце является позиция с адресом 25, позицией начала записи в восемнадцатом столбце является позиция с адресом 26, позицией начала записи в девятнадцатом столбце является позиция с адресом 28 и позицией начала записи в двадцатом столбце является позиция с адресом 30.
При использовании множителя b, равного 1, и при использовании, например, модуляции 4096 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно 12 бит, как показано на Фиг.25, память 31 имеет 12 столбцов, сохраняющих 12×1 бит в направлении строк, и сохраняет 64800/(12×1) бит в направлении столбцов.
В этих 12 столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 2, позицией начала записи в четвертом столбце является позиция с адресом 2, позицией начала записи в пятом столбце является позиция с адресом 3, позицией начала записи в шестом столбце является позиция с адресом 4, позицией начала записи в седьмом столбце является позиция с адресом 4, позицией начала записи в восьмом столбце является позиция с адресом 5, позицией начала записи в девятом столбце является позиция с адресом 5, позицией начала записи в десятом столбце является позиция с адресом 7, позицией начала записи в одиннадцатом столбце является позиция с адресом 8 и позицией начала записи в двенадцатом столбце является позиция с адресом 9.
При использовании множителя b, равного 2, и при использовании, например, модуляции 4096 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно 12 бит, как показано на Фиг.25, память 31 имеет 24 столбца, сохраняющих 12×2 бит в направлении строк, и сохраняет 64800/(12×2) бит в направлении столбцов.
В этих 24 столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 5, позицией начала записи в третьем столбце является позиция с адресом 8, позицией начала записи в четвертом столбце является позиция с адресом 8, позицией начала записи в пятом столбце является позиция с адресом 8, позицией начала записи в шестом столбце является позиция с адресом 8, позицией начала записи в седьмом столбце является позиция с адресом 10, позицией начала записи в восьмом столбце является позиция с адресом 10, позицией начала записи в девятом столбце является позиция с адресом 10, позицией начала записи в десятом столбце является позиция с адресом 12, позицией начала записи в одиннадцатом столбце является позиция с адресом 13, позицией начала записи в двенадцатом столбце является позиция с адресом 16, позицией начала записи в тринадцатом столбце является позиция с адресом 17, позицией начала записи в четырнадцатом столбце является позиция с адресом 19, позицией начала записи в пятнадцатом столбце является позиция с адресом 21, позицией начала записи в шестнадцатом столбце является позиция с адресом 22, позицией начала записи в семнадцатом столбце является позиция с адресом 23, позицией начала записи в восемнадцатом столбце является позиция с адресом 26, позицией начала записи в девятнадцатом столбце является позиция с адресом 37, позицией начала записи в двадцатом столбце является позиция с адресом 39, позицией начала записи в двадцать первом столбце является позиция с адресом 40, позицией начала записи в двадцать втором столбце является позиция с адресом 41, позицией начала записи в двадцать третьем столбце является позиция с адресом 41 и позицией начала записи в двадцать четвертом столбце является позиция с адресом 41.
Фиг.26 иллюстрирует число столбцов памяти 31, необходимое для осуществления спирального перемежения столбцов, и адреса позиций начала записи в эти столбцы для каждого режима модуляции применительно к кодам LDPC, определенным в стандарте DVB-T.2 и имеющим длину N кода, равную 16200, и 10 кодовых скоростей.
При использовании множителя b, равного 1, и при использовании, например, манипуляции QPSK в качестве режима модуляции в случае, когда число m бит в одном символе равно двум битам, как показано на Фиг.26, память 31 имеет два столбца, сохраняющих 2×1 бит в направлении строк, и сохраняет 16200/(2×1) бит в направлении столбцов.
В этих двух столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0 и позицией начала записи во втором столбце является позиция с адресом 0.
При использовании множителя b, равного 2, и при использовании, например, манипуляции QPSK в качестве режима модуляции в случае, когда число m бит в одном символе равно двум битам, как показано на Фиг.26, память 31 имеет четыре столбца, сохраняющих 2×2 бит в направлении строк, и сохраняет 16200/(2×2) бит в направлении столбцов.
В этих четырех столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 2, позицией начала записи в третьем столбце является позиция с адресом 3 и позицией начала записи в четвертом столбце является позиция с адресом 3.
При использовании множителя b, равного 1, и при использовании, например, модуляции 16 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно четырем битам, как показано на Фиг.26, память 31 имеет четыре столбца, сохраняющих 4×1 бит в направлении строк, и сохраняет 16200/(4×1) бит в направлении столбцов.
В этих четырех столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 2, позицией начала записи в третьем столбце является позиция с адресом 3 и позицией начала записи в четвертом столбце является позиция с адресом 3.
При использовании множителя b, равного 2, и при использовании, например, модуляции 16 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно четырем битам, как показано на Фиг.26, память 31 имеет восемь столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет 16200/(4×2) бит в направлении столбцов.
В этих восьми столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 0, позицией начала записи в четвертом столбце является позиция с адресом 1, позицией начала записи в пятом столбце является позиция с адресом 7, позицией начала записи в шестом столбце является позиция с адресом 20, позицией начала записи в седьмом столбце является позиция с адресом 20 и позицией начала записи в восьмом столбце является позиция с адресом 21.
При использовании множителя b, равного 1, и при использовании, например, модуляции 64 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно шести битам, как показано на Фиг.26, память 31 имеет шесть столбцов, сохраняющих 6×1 бит в направлении строк, и сохраняет 16200/(6×1) бит в направлении столбцов.
В этих шести столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 2, позицией начала записи в четвертом столбце является позиция с адресом 3, позицией начала записи в пятом столбце является позиция с адресом 7 и позицией начала записи в шестом столбце является позиция с адресом 7.
При использовании множителя b, равного 2, и при использовании, например, модуляции 64 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно шести битам, как показано на Фиг.26, память 31 имеет 12 столбцов, сохраняющих 6×2 бит в направлении строк, и сохраняет 16200/(6×2) бит в направлении столбцов.
В этих двенадцати столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 0, позицией начала записи в четвертом столбце является позиция с адресом 2, позицией начала записи в пятом столбце является позиция с адресом 2, позицией начала записи в шестом столбце является позиция с адресом 2, позицией начала записи в седьмом столбце является позиция с адресом 3, позицией начала записи в восьмом столбце является позиция с адресом 3, позицией начала записи в девятом столбце является позиция с адресом 3, позицией начала записи в десятом столбце является позиция с адресом 6, позицией начала записи в одиннадцатом столбце является позиция с адресом 7 и позицией начала записи в двенадцатом столбце является позиция с адресом 7.
При использовании множителя b, равного 1, и при использовании, например, модуляции 256 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно восьми битам, как показано на Фиг.26, память 31 имеет 8 столбцов, сохраняющих 8×1 бит в направлении строк, и сохраняет 16200/(8×1) бит в направлении столбцов.
В этих восьми столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 0, позицией начала записи в четвертом столбце является позиция с адресом 1, позицией начала записи в пятом столбце является позиция с адресом 7, позицией начала записи в шестом столбце является позиция с адресом 20, позицией начала записи в седьмом столбце является позиция с адресом 20 и позицией начала записи в восьмом столбце является позиция с адресом 21.
При использовании множителя b, равного 1, и при использовании, например, модуляции 1024 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно десяти битам, как показано на Фиг.26, память 31 имеет десять столбцов, сохраняющих 10×1 бит в направлении строк, и сохраняет 16200/(10×1) бит в направлении столбцов.
В этих десяти столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 1, позицией начала записи в третьем столбце является позиция с адресом 2, позицией начала записи в четвертом столбце является позиция с адресом 2, позицией начала записи в пятом столбце является позиция с адресом 3, позицией начала записи в шестом столбце является позиция с адресом 3, позицией начала записи в седьмом столбце является позиция с адресом 4, позицией начала записи в восьмом столбце является позиция с адресом 4, позицией начала записи в девятом столбце является позиция с адресом 5 и позицией начала записи в десятом столбце является позиция с адресом 7.
При использовании множителя b, равного 2, и при использовании, например, модуляции 1024 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно десяти битам, как показано на Фиг.26, память 31 имеет 20 столбцов, сохраняющих 10×2 бит в направлении строк, и сохраняет 16200/(10×2) бит в направлении столбцов.
В этих 20 столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 0, позицией начала записи в четвертом столбце является позиция с адресом 2, позицией начала записи в пятом столбце является позиция с адресом 2, позицией начала записи в шестом столбце является позиция с адресом 2, позицией начала записи в седьмом столбце является позиция с адресом 2, позицией начала записи в восьмом столбце является позиция с адресом 2, позицией начала записи в девятом столбце является позиция с адресом 5, позицией начала записи в десятом столбце является позиция с адресом 5, позицией начала записи в одиннадцатом столбце является позиция с адресом 5, позицией начала записи в двенадцатом столбце является позиция с адресом 5, позицией начала записи в тринадцатом столбце является позиция с адресом 5, позицией начала записи в четырнадцатом столбце является позиция с адресом 7, позицией начала записи в пятнадцатом столбце является позиция с адресом 7, позицией начала записи в шестнадцатом столбце является позиция с адресом 7, позицией начала записи в семнадцатом столбце является позиция с адресом 7, позицией начала записи в восемнадцатом столбце является позиция с адресом 8, позицией начала записи в девятнадцатом столбце является позиция с адресом 8 и позицией начала записи в двадцатом столбце является позиция с адресом 10.
При использовании множителя b, равного 1, и при использовании, например, модуляции 4096 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно 12, как показано на Фиг.26, память 31 имеет 12 столбцов, сохраняющих 12×1 бит в направлении строк, и сохраняет 16200/(12×1) бит в направлении столбцов.
В этих 12 столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 0, позицией начала записи в четвертом столбце является позиция с адресом 2, позицией начала записи в пятом столбце является позиция с адресом 2, позицией начала записи в шестом столбце является позиция с адресом 2, позицией начала записи в седьмом столбце является позиция с адресом 3, позицией начала записи в восьмом столбце является позиция с адресом 3, позицией начала записи в девятом столбце является позиция с адресом 3, позицией начала записи в десятом столбце является позиция с адресом 6, позицией начала записи в одиннадцатом столбце является позиция с адресом 7 и позицией начала записи в двенадцатом столбце является позиция с адресом 7.
При использовании множителя b, равного 2, и при использовании, например, модуляции 4096 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно 12, как показано на Фиг.26, память 31 имеет 24 столбца, сохраняющих 12×2 бит в направлении строк, и сохраняет 16200/(12×2) бит в направлении столбцов.
В этих 24 столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 0, позицией начала записи в четвертом столбце является позиция с адресом 0, позицией начала записи в пятом столбце является позиция с адресом 0, позицией начала записи в шестом столбце является позиция с адресом 0, позицией начала записи в седьмом столбце является позиция с адресом 0, позицией начала записи в восьмом столбце является позиция с адресом 1, позицией начала записи в девятом столбце является позиция с адресом 1, позицией начала записи в десятом столбце является позиция с адресом 1, позицией начала записи в одиннадцатом столбце является позиция с адресом 2, позицией начала записи в двенадцатом столбце является позиция с адресом 2, позицией начала записи в тринадцатом столбце является позиция с адресом 2, позицией начала записи в четырнадцатом столбце является позиция с адресом 3, позицией начала записи в пятнадцатом столбце является позиция с адресом 7, позицией начала записи в шестнадцатом столбце является позиция с адресом 9, позицией начала записи в семнадцатом столбце является позиция с адресом 9, позицией начала записи в восемнадцатом столбце является позиция с адресом 9, позицией начала записи в девятнадцатом столбце является позиция с адресом 10, позицией начала записи в двадцатом столбце является позиция с адресом 10, позицией начала записи в двадцать первом столбце является позиция с адресом 10, позицией начала записи в двадцать втором столбце является позиция с адресом 10, позицией начала записи в двадцать третьем столбце является позиция с адресом 10 и позицией начала записи в двадцать четвертом столбце является позиция с адресом 11.
На Фиг.27 представлена логическая схема, иллюстрирующая процедуру, выполняемую устройством 115 кодирования в коде LDPC, устройством 116 перемежения бит и устройством 117 кодирования в формате QAM, показанными на Фиг.8.
Устройство 115 кодирования в коде LDPC ожидает поступления целевых данных для кодирования в коде LDPC от устройства 114 кодирования в коде ВСН, на этапе S101 кодирует эти целевые данные в коде LDPC, передает полученный код LDPC на устройство 116 перемежения бит, после чего процесс переходит к этапу S102.
Устройство 116 перемежения бит на этапе S102 осуществляет перемежение бит для кода LDPC, поступившего от устройства 115 кодирования в коде LDPC, в качестве цели, передает символ, полученный в результате преобразования кода LDPC в символьную форму, после перемежения бит в устройство 117 кодирования в формате QAM, после чего процесс переходит к этапу S103.
Другими словами, на этапе S102 в устройстве 116 перемежения бит (Фиг.9) модуль 23 перемежения четности осуществляет перемежение четности для кода LDPC, поступающего от устройства 115 кодирования в коде LDPC, в качестве цели и передает этот код LDPC после перемежения четности на модуль 24 спирального перемежения столбцов.
Модуль 24 спирального перемежения столбцов осуществляет спиральное перемежение столбцов для кода LDPC, поступающего от модуля 23 перемежения четности, в качестве цели и передает код LDPC после перемежения на демультиплексор 25.
Демультиплексор 25 переставляет кодовые биты кода LDPC после спирального перемежения столбцов, произведенного модулем 24 спирального перемежения столбцов, и осуществляет процесс перестановок, в процессе которого кодовые биты после перестановки задают в качестве символьных бит (бит, представляющих некий символ) некоторого символа.
Здесь, процесс перестановок, осуществляемый демультиплексором 25, может быть выполнен в соответствии не только с каким-либо из режимов перестановок с первого по четвертый, показанных на Фиг.18 и 19, но и в соответствии с правилом назначения. Правило назначения это правило, используемое для назначения кодовых бит кода LDPC символьным битам, представляющих символ, и будет подробно описано позже.
Символ, полученный в результате процесса перестановок, выполненного демультиплексором 25, поступает от этого демультиплексора 25 в устройство 117 кодирования в формате QAM.
Указанное устройство 117 кодирования в формате QAM на этапе S103 отображает символ, поступивший от демультиплексора 25, в сигнальную точку, определяемую режимом ортогональной модуляции, применяемым устройством 117 кодирования в формате QAM, чтобы осуществить ортогональную модуляцию, и передает данные, полученные в результате кодирования, в устройство 118 перемежения по времени.
Благодаря выполнению перемежения четности и спирального перемежения столбцов, как описано выше, устойчивость против пропусков или пакетных ошибок в ситуации, когда несколько кодовых бит кода LDPC передают в качестве одного символа, можно улучшить.
Здесь, хотя на Фиг.9 для удобства описания модуль 23 перемежения четности, иными словами блок, осуществляющий перемежение четности, и модуль 24 спирального перемежения столбцов, иными словами блок, осуществляющий спиральное перемежение столбцов, изображены конфигурированными раздельно, в реальности эти модуль 23 перемежения четности и модуль 24 спирального перемежения столбцов могут быть конфигурированы заодно.
Другими словами, обе процедуры - перемежение четности и спиральное перемежение столбцов, могут быть выполнены посредством записи и считывания кодовых бит в/из памяти и могут быть представлены матрицей, преобразующей адрес (адрес записи) для записи кодового бита по адресу (адрес считывания) для считывания кодового бита.
Соответственно, при преобразовании кодового бита с использованием матрицы, полученной путем перемножения матрицы, представляющей перемежение четности, и матрицы, представляющей спиральное перемежение столбцов, осуществляется перемежение четности и можно получить результат спирального перемежения столбцов кода LDPC после перемежения четности.
Более того, демультиплексор 25 может быть конфигурирован заодно с модулем 23 перемежения четности и модулем 24 спирального перемежения столбцов.
Другими словами, процесс перестановок, осуществляемый демультиплексором 25, также может быть представлен матрицей, преобразующей адрес записи кодового бита в память 31, сохраняющей код LDPC, в адрес считывания кодового бита.
Соответственно, если сформировать матрицу посредством перемножения матрицы, представляющей перемежение четности, матрицы, представляющей спиральное перемежение столбцов, и матрицы, представляющей процесс перестановок, можно одновременно реализовать перемежение четности, спиральное перемежение столбцов и процесс перестановок с использованием этой матрицы.
Кроме того, можно не выполнять любую из процедур - перемежение четности или спиральное перемежение столбцов, либо обе эти процедуры.
Далее, моделирование с целью измерения частоты ошибок (частота битых ошибок), выполняемое для передающего устройства 11, показанного на Фиг.8, будет описано со ссылками на Фиг.28-30.
Моделирование осуществляется путем использования канала связи, имеющего флаттер с отношением D/U, равным 0 дБ.
Фиг.28 иллюстрирует модель канала связи, используемую при моделировании.
Другими словами, вид А на Фиг.28 иллюстрирует модель дрожания, используемую при моделировании.
Кроме того, вид В на Фиг.28 иллюстрирует модель канала связи, имеющего флаттер, представленный моделью, показанной на виде А на Фиг.28.
На виде В на Фиг.28 Н иллюстрирует модель дрожания, показанную на виде А на Фиг.28. На виде В на Фиг.28 N представляет помехи между несущими (ICI), а также моделирование аппроксимирует ожидаемую величину E[N2] мощности аддитивного белого шума (AWGN).
Фиг.29 и 30 иллюстрируют соотношение между частотой ошибок и доплеровской частотой fd дрожания, полученное в результате моделирования.
Фиг.29 иллюстрирует соотношение между частотой ошибок и доплеровской частотой fd для случая, кода в качестве режима модуляции выбран режим 16 QAM, кодовая скорость r равна 3/4, а в качестве режима перестановок применяется первый режим перестановок. Фиг.30 иллюстрирует соотношение между частотой ошибок и доплеровской частотой fd для случая, когда в качестве режима модуляции выбран режим 64 QAM, кодовая скорость r равна 5/6, а в качестве режима перестановок применяется первый режим перестановок.
Кроме того, на Фиг.29 и 30, жирная линия представляет соотношение между частотой ошибок и доплеровской частотой fd для случая, когда выполняют все процедуры - перемежение четности, спиральное перемежение столбцов и процесс перестановок, а тонкая линия представляет соотношение между частотой ошибок и доплеровской частотой fd для случая, когда из всей совокупности трех процедур - перемежения четности, спирального перемежения столбцов и процесса перестановок, осуществляют только процесс перестановок.
Любой чертеж - Фиг.29 или Фиг.30, позволяет понять, что частота ошибок улучшается (уменьшается), если выполнять все три процедуры - перемежение четности, спиральное перемежение столбцов и процесс перестановок, по сравнению с ситуацией, когда осуществляется только процесс перестановок.
Пример конфигурации устройства 115 кодирования в коде LDPC
Фиг.31 представляет блок-схему, иллюстрирующую пример конфигурации устройства 115 кодирования в коде LDPC, показанного на Фиг.8.
Кроме того, устройство 122 кодирования в коде LDPC, показанное на Фиг.8, конфигурировано аналогичным образом.
Как показано со ссылками на Фиг.12 и 13, в стандарте DVB-T.2, определены коды LDPC, имеющие два значения длины N кода, включая 64800 бит и 16200 бит.
Для кода LDPC, имеющего длину N кода, равную 64800 бит, определены 11 кодовых скоростей, а именно 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10, и для кода LDPC, имеющего длину N кода, равную 16200 бит, определены 10 кодовых скоростей, а именно 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9 (Фиг.12 и 13).
Устройство 115 кодирования в коде LDPC, например, может осуществлять кодирование (кодирование в коде с коррекцией ошибок (ЕСС)) в кодах LDPC, имеющих длины N кода, равные 64800 бит и 16200 бит, для каждой кодовой скорости в соответствии с проверочной матрицей Н, сформированной для каждой длины N кода и каждой кодовой скорости.
Это устройство 115 кодирования в коде LDPC конфигурировано в составе модуля 601 кодирующей обработки и модуля 602 памяти.
Модуль 601 кодирующей обработки, конфигурированный в составе модуля 611 установки кодовой скорости, модуля 612 считывания таблицы начальных значений, модуля 613 генерирования проверочной матрицы, модуля 614 считывания информационных бит, модуля 615 вычисления четности при кодировании и модуля 616 управления, осуществляет кодирование в коде LDPC применительно к целевым данным для такого кодирования, поступающим в устройство 115 кодирования в коде LDPC, и передает полученный в результате код LDPC в устройство 116 перемежения бит (Фиг.8).
Другими словами, модуль 611 установки кодовой скорости устанавливает, например, устанавливает длину N кода и кодовую скорость для кода LDPC в соответствии с манипуляцией оператора или аналогичным фактором.
Указанный модуль 612 считывания таблицы начальных значений считывает таблицу начальных значений проверочной матрицы, которая будет описана позднее и которая соответствует длине N кода и кодовой скорости, установленной модулем 611 установки кодовой скорости, из модуля 602 памяти.
Модуль 613 генерирования проверочной матрицы генерирует проверочную матрицу Н путем размещения единичных элементов 1 информационной матрицы HA, соответствующей длине К информации (=длина N кода - длина М четности) в соответствии с длиной N кода и кодовой скоростью, установленных модулем 611 установки кодовой скорости, в направлении столбцов с периодом 360 столбцов (число Р единичных столбцов в циклической структуре) на основе таблицы начальных значений проверочной матрицы, считываемой модулем 612 считывания таблицы начальных значений, и сохраняет сформированную проверочную матрицу в модуле 602 памяти.
Модуль 614 считывания информационных бит считывает (извлекает) информационные биты, соответствующие длине К информации, из состава целевых данных в коде LDPC, поступающих от устройства 115 кодирования в коде LDPC.
Указанный модуль 615 вычисления четности при кодировании считывает проверочную матрицу Н, сгенерированную модулем 613 генерирования проверочной матрицы, из модуля 602 памяти и вычисляет бит четности для информационных бит, считываемых модулем 614 считывания информационных бит, на основе заданного уравнения с использованием проверочной матрицы Н, генерируя тем самым кодовое слово (коды LDPC).
Модуль 616 управления осуществляет управление каждым блоком из состава модуля 601 кодирующей обработки.
В модуле 602 памяти хранятся несколько показанных на Фиг.12 и 13 и других подобных чертежах таблиц начальных значений проверочной матрицы, соответствующих нескольким кодовым скоростям, для, например, длин N кода, равных 64800 бит и 16200 бит. Кроме того, модуль 602 памяти временно сохраняет данные, необходимые для процедуры, выполняемой модулем 601 кодирующей обработки.
Фиг.32 представляет логическую схему, иллюстрирующую процесс, выполняемый устройством 115 кодирования в коде LDPC, показанным на Фиг.31.
На этапе S201 модуль 611 установки кодовой скорости определяет (устанавливает) длину N кода и кодовую скорость г для осуществления кодирования в коде LDPC.
На этапе S202 модуль 612 считывания таблицы начальных значений считывает заданную заранее таблицу начальных значений проверочной матрицы, соответствующую длине N кода и кодовой скорости r, определяемых модулем 611 установки кодовой скорости, из модуля 602 памяти.
На этапе S203 модуль 613 генерирования проверочной матрицы получает (генерирует) проверочную матрицу Н для кода LDPC, имеющего длину N кода и кодовую скорость r, определяемую модулем 611 установки кодовой скорости, с использованием таблицы начальных значений проверочной матрицы, считываемой из модуля 602 памяти посредством модуля 612 считывания таблицы начальных значений, и сохраняет эту проверочную матрицу в модуле 602 памяти посредством передачи проверочной матрицы в этом модуле.
На этапе S204 модуль 614 считывания информационных бит считывает информационные биты в соответствии с длиной К (=N×r) информации, соответствующей длине N кода и кодовой скорости r, определенными модулем 611 установки кодовой скорости из состава целевых данных в коде LDPC, поступающих от устройства 115 кодирования в коде LDPC, и считывает проверочную матрицу Н, полученную модулем 613 генерирования проверочной матрицы, из модуля 602 памяти и передает эти информационные биты и проверочную матрицу на модуль 615 вычисления четности при кодировании.
На этапе S205 модуль 615 вычисления четности при кодировании последовательно вычисляет биты четности кодового слова с, удовлетворяющего Уравнению (8).
В Уравнении (8), с представляет вектор-строку в качестве кодового слова (код LDPC) и с представляет результат транспонирования вектора-строки с.
Здесь, как описано выше, если вектор-строка с представляет собой код LDPC (одно кодовое слово), часть этого вектора, образованная информационными битами, представлена вектором-строкой А, а часть вектора, образованная битами четности, представлена вектором-строкой Т, тогда вектор-строка с может быть представлен Уравнением с=[А|Т] с использованием элементов вектора-строки А в качестве информационных бит и элементов вектора-строки Т в качестве бит четности.
Указанные проверочная матрица Н и вектор-строка с=[А|Т] в качестве кода LDPC должны удовлетворять Уравнению HcT=0, а вектор-строка Т в качестве бит четности, входящих в состав вектора-строки с=[А|Т], удовлетворяющего Уравнению НсТ=0, может быть последовательно получен путем приравнивания элементов каждой строки нулю по порядку, начиная с первой строки вектора-столбца Не, включенного в Уравнение HcT=0, в случае, когда матрица HT контроля четности в составе проверочной матрицы Н=[HA|HT] имеет лестничную структуру, показанную на Фиг.11.
Когда получены биты четности Т для информационных бит А, модуль 615 вычисления четности при кодировании передает на выход кодовое слово с=[А|Т], представленное с использованием информационных бит А и бит четности Т, в качестве результата кодирования информационных бит А в коде LDPC.
Затем на этапе S206, модуль 616 управления определяет, завершен ли процесс кодирования в коде LDPC. Если на этапе S206 определено, что процесс кодирования в коде LDPC не завершился, другими словами, если еще остались целевые данные, которые необходимо кодировать в коде LDPC, процесс возвращается к этапу S201 (или этапу S204), после чего повторяются процедуры, выполняемые на этапах с S201 (или S204) по S206.
С другой стороны, если на этапе S206 определено, что кодирование в коде LDPC завершено, иными словами, например, в случае, когда больше нет целевых данных, для которых должно быть выполнено кодирование в коде LDPC, устройство 115 кодирования в коде LDPC завершает процедуру.
Как описано выше, подготовлены таблицы начальных значений проверочной матрицы, соответствующие каждой длине N кода и каждой кодовой скорости r, а устройство 115 кодирования в коде LDPC осуществляет кодирование в коде LDPC для заданной длины N кода и заданной кодовой скорости r с использованием проверочной матрицы Н, сформированной на основе таблицы начальных значений проверочной матрицы, соответствующей указанным заданной длине N кода и заданной кодовой скорости r.
Пример таблицы начальных значений проверочной матрицы
Указанная таблица начальных значений проверочной матрицы представляет собой таблицу, представляющую позиции единичных элементов 1 информационной матрицы HA (Фиг.10) из состава проверочной матрицы Н, соответствующей длине К информации, согласно длине N кода и кодовой скорости г кода LDPC (код LDPC, определенный проверочной матрицей Н) для каждых 360 столбцов (число Р единичных столбцов циклической структуры), так что такая таблица подготовлена заранее для каждой проверочной матрицы Н для каждой длины N кода и каждой кодовой скорости г.
Фиг.33 представляет пример таблицы начальных значений проверочной матрицы.
Другими словами, Фиг.33 иллюстрирует определенную в стандарте DVB-T.2 таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 16200 бит, и кодовую скорость r, равную 1/4.
Указанный модуль 613 генерирования проверочной матрицы (Фиг.31) получает проверочную матрицу Н, как указано ниже, с использованием таблицы начальных значений проверочной матрицы.
Фиг.34 иллюстрирует способ получения проверочной матрицы Н на основе таблицы начальных значений проверочной матрицы.
Таблица начальных значений проверочной матрицы, показанная на Фиг.34, представленная таблицей начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 16200 бит, и кодовую скорость г, равную 2/3, определена в стандарте DVB-T.2.
Такая таблица начальных значений проверочной матрицы, как описано выше, является таблицей, представляющей позиции единичных элементов (1) информационной матрицы HA (Фиг.10), соответствующих длине К информации, согласно длине N кода и кодовой скорости г кода LDPC для каждых 360 столбцов (число Р единичных столбцов в циклической структуре) и, в i-й строке, номер строки (номер строки для случая, когда номер первой строки проверочной матрицы Н считается равным 0) для (1+360×(i-1))-го единичного элемента "1" в проверочной матриц Н, соответствующий числу весов столбцов, включенных (1+360×(М))-й столбец, совмещен с номером столбца.
Здесь, поскольку матрица HT контроля четности (Фиг.10) в составе проверочной матрице Н, соответствующей длине М четности, определена, как показано на Фиг.21, согласно таблице начальных значений проверочной матрицы, получена информационная матрица НА (Фиг.10) в составе проверочной матрицы Н, соответствующая длине К информации.
Номер k+1 строки в таблице начальных значений проверочной матрицы изменяется в соответствии с длиной К информации.
Здесь удовлетворяется Уравнение (9), связывающее длину К информации и номер k+1 строки в таблице начальных значений проверочной матрицы.
Здесь, 360 в Уравнении (9) представляет собой число Р единичных столбцов циклической структуры, описанной со ссылками на Фиг.22.
В таблице начальных значений проверочной матрицы, показанной на Фиг.34, со строками с первой по третью совмещены 13 числовых величин, и три числовых величины совмещены со строками с четвертой строки по (k+1)-ю строку (30-я строка на Фиг.34).
Соответственно, вес столбца проверочной матрицы Н, полученной из таблицы начальных значений проверочной матрицы, показанной на Фиг.13, равен 13 для столбцов с первого столбца по ((1+360)×(3-1)-1)-й столбец и равен 3 для столбцов с ((1+360)×(3-1))-го столбца по K-й столбец.
В первой строке таблицы начальных значений проверочной матрицы, показанной на Фиг.34, расположены величины 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622, и это означает, что в первом столбце проверочной матрицы Н элементы строк с номерами 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622 равны 1 (а остальные элементы равны 0).
Кроме того, во второй строке таблицы начальных значений проверочной матрицы, показанной на Фиг.34, расположены числа 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, и это представляет, что в 361-м (=1+360×(2-1)) столбце проверочной матрицы Н элементы строк, имеющих номера 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, равны 1.
Как описано выше, таблица начальных значений проверочной матрицы представляет позиции единичных равных 1 элементов информационной матрицы HA в составе проверочной матрицы Н для каждых 360 столбцов.
В каждом столбце, отличном от (1+360×(i-1))-го столбца проверочной матрицы Н, другими словами в каждом столбце с (2+360×(i-1))-го столбца по (360×i)-й столбец расположен (1+360×(i-1))-й элемент, равный "1" и определенный на основе таблицы начальных значений проверочной матрицы, путем периодического циклического сдвига в соответствии с длиной М четности к нижней стороне (нижней стороне столбца).
Другими словами, например, (2+360×(i-1))-й столбец получают путем циклического сдвига (1+360×(i-1))-го столбца на М/360 (=q) к нижней стороне и следующий, (3+360×(i-1))-й столбец получают путем циклического сдвига (1+360×(i-1))-го столбца на 2×М/360(=2×q) к нижней стороне (циклический сдвиг (2+360×(i-1))-го столбца на М/360 (=q) к нижней стороне).
Если в j-м столбце (j-м от левой стороны) числовая величина элемента i-й строки (i-й от верхней стороны) в таблице начальных значений проверочной матрицы обозначить как hi,j, и номер строки, соответствующий j-му элементу, равному "1", в w-м столбце проверочной матрицы Н обозначить как Hw-j, номер строки Hw-j, соответствующей равному "1" элементу w-го столбца проверочной матрицы Н, отличного от (1+360×(i-1))-го столбца, можно получить из Уравнения (10).
Здесь, mod(x, y) представляет остаток, полученный путем деления x на y.
Кроме того, Р представляет собой число единичных столбцов в циклической структуре, описанной выше, и, например, это число Р равно 360, как описано выше в стандарте DVB-T.2. Более того, q представляет собой величину М/360, полученную путем деления длины М четности на число Р (=360) единичных столбцов в циклической структуре.
Указанный модуль 613 генерирования проверочной матрицы (Фиг.31) задает номер строки для (1+360×(i-1))-го единичного "1" элемента проверочной матрицы Н на основе таблицы начальных значений проверочной матрицы.
Кроме того, модуль 613 генерирования проверочной матрицы (Фиг.31) получает номер строки Hw-j единичного "1" элемента w-го столбца проверочной матрицы Н, отличного от (1+360×(i-1))-го столбца, на основе Уравнения (10) и генерирует проверочную матрицу Н, в которой элементы строк с номерами, полученными, как указано выше, равны 1.
Код LDPC, имеющий длину N кода, равную 4320 бит
Если можно осуществлять цифровое вещание, специально предназначенное для использования с мобильными оконечными устройствами, в условиях, когда технические характеристики передающего устройства и приемного устройства, соответствующие стандарту DVB-T.2, представляющему собой стандарт цифрового вещания, специально предназначенный для использования со стационарными оконечного устройствами, остаются неизменными, насколько это возможно, это позволяет получить выигрыш с точки зрения стоимости.
Однако согласно стандарту DVB-T.2, тогда как определены коды LDPC, имеющие длины N кода, равные 64k бит и 16k бит, код LDPC с меньшей длиной кода не определен.
Тем не менее, объем памяти и величина задержки, необходимые для декодирования кода LDPC или аналогичного кода меньше для кода LDPC небольшой длины, чем соответствующие параметры для кода LDPC большой длины, и, соответственно, код LDPC небольшой длины может быть полезен в системе цифрового вещания, предназначенной специально для использования с мобильными оконечными устройствами.
Таким образом, передающее устройство 11 (Фиг.7) может осуществлять цифровое вещание, предназначенное специально для применения с мобильными оконечными устройствами, используя коды LDPC с длиной кода меньше, чем длина кода LDPC (коды LDPC, имеющие длины N кода, равные 64k и 16k бит), определенного в стандарте DVB-T.2 в качестве кода LDPC (далее именуемого также мобильный код LDPC) для цифрового вещания, предназначенного специально для применения с мобильными оконечными устройствами.
Кроме того, в мобильном коде LDPC с точки зрения совместимости, насколько это возможно, со стандартом DVB-T.2, аналогично коду LDPC, определенному в стандарте DVB-T.2, матрица HT контроля четности в составе проверочной матрицы Н имеет лестничную структуру (Фиг.11).
Более того, в мобильном коде LDPC, аналогично коду LDPC, определенному в стандарте DVB-T.2, информационная матрица HA в составе проверочной матрицы Н имеет циклическую структуру, а число Р единичных столбцов в этой циклической структуре равно 360.
Кроме того, длина N кода для мобильного кода LDPC меньше длины кода LDPC, определенного в стандарте DVB-T.2 и (аналогично коду LDPC, определенному в стандарте DVB-T.2) кратна числу Р единичных столбцов в циклической структуре, например, 4320 бит (далее, также обозначается 4k бит).
Фиг.35-43 представляют диаграммы, иллюстрирующие примеры таблиц начальных значений проверочной матрицы для кода LDPC, имеющего длину N кода, равную 4k бит (для мобильных оконечных устройств), как описано выше.
Другими словами, Фиг.35 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 1/4.
Фиг.36 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 1/3.
Фиг.37 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 5/12.
Фиг.38 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 1/2.
Фиг.39 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 7/12.
Фиг.40 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 2/3.
Фиг.41 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 3/4.
Фиг.42 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 5/6.
Фиг.43 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 11/12.
В системе цифрового вещания, специально предназначенной для применения с мобильными оконечными устройствами, устройство 115 кодирования в коде LDPC (Фиг.8 и 31) осуществляет кодирование в коде LDPC, имеющем длину N кода, равную 4k бит, и одну из девяти кодовых скоростей 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 или 11/12, с использованием проверочной матрицы Н, полученной на основе соответствующей таблицы начальных значений проверочной матрицы, показанной на Фиг.35-43.
Коды LDPC, созданные с использованием проверочной матрицы Н, полученной на основе таблицы начальных значений проверочной матрицы, показанной на Фиг.35-43, представляют собой коды LDPC с высокой декодирующей способностью.
Здесь, код LDPC, обладающий высокой декодирующей способностью, представляет собой код LDPC, полученный с использованием подходящей проверочной матрицы Н.
Кроме того, кода код LDPC, полученный на основе проверочной матрицы Н, передают при низком отношении Es/No (отношение мощности сигнала к мощности шумов в пересчете на один символ) или низком отношении Eb/N0 (отношение мощности сигнала к мощности шумов в пересчете на один бит), подходящая проверочная матрица Н представляет собой проверочную матрицу, удовлетворяющую заданному условия, в соответствии с которым частота BER (частота битых ошибок) является небольшим.
Подходящая проверочная матрица Н может быть получена, например, посредством выполнения моделирования процесса измерения частоты BER, когда коды LDPC, генерируемые на основе различных проверочных матриц, удовлетворяющих некоторому заданному условию, передают при низком отношении Es/No.
В качестве заданного условия, которому должна удовлетворять подходящая проверочная матрица Н, может быть, например, условие, чтобы результат анализа, найденный способом анализа декодирующей способности кода, именуемым «эволюция плотности», был хорошим, условие отсутствия контуров из единичных (равных 1) элементов, именуемых цикл-4, или другое подобное условие.
Здесь, для ситуации, когда в информационной матрице HA имеются единичные элементы (равные 1), расположенные плотно - подобно циклу-4, известно, что декодирующая способность кода LDPC оказывается ухудшена, вследствие чего заданным условием, которому должна удовлетворять подходящая проверочная матрица Н, является требование, чтобы цикла-4 не было.
Такое заданное условие, которому должна удовлетворять подходящая проверочная матрица Н, может быть определено должным образом с точки зрения усовершенствования декодирующей способности кода LDPC, легкости (упрощения) процедуры декодирования этого кода LDPC и других подобных характеристик.
На Фиг.44 и 45 представлены диаграммы, иллюстрирующие эволюцию плотности, полученную в результате анализа, в качестве заданного условия, которому должна удовлетворять подходящая проверочная матрица Н.
Анализ эволюции плотности представляет собой способ анализа кода с целью вычисления ожидаемой величины вероятности ошибки для всех кодов LDPC (ансамбля), имеющих длину N кода, равную бесконечности, как это задано степенной последовательностью, которая будет описана позднее.
Например, когда величина дисперсии шумов в канале связи с аддитивными шумами (AWGN) увеличивается от нуля, сначала ожидаемая величина вероятности ошибки в ансамбле равна нулю, а когда эта величина дисперсии шумов сравняется или превысит пороговый уровень, ожидаемая величина вероятности ошибки становится ненулевой.
Согласно способу эволюции плотности, сравнивая пороговые уровни (далее также именуемыми порогами декодирующей способности) величины дисперсии шумов, при которых ожидаемая величина вероятности ошибки становится ненулевой, можно определить декодирующую способность (степень пригодности проверочной матрицы) ансамбля.
Кроме того, применительно к конкретному коду LDPC, определив ансамбль, к которому принадлежит этот код LDPC, и, выполнив анализ эволюции плотности, можно гру6о оценить декодирующую способность рассматриваемого кода LDPC.
Таким образом, когда найден ансамбль, обладающий высокой декодирующей способностью, можно выбрать код LDPC, имеющий высокую декодирующую способность, из совокупности кодов LDPC, принадлежащих к этому ансамблю.
Здесь, упомянутая выше степенная последовательность представляет для длины N кода LDPC долю символьных вершин или проверочных вершин с весом каждой величины.
Например, регулярный код (3,6) LDPC, имеющий кодовую скорость 1/2, принадлежит ансамблю, заданному степенной последовательностью, согласно которой вес (вес столбца) всех символьных вершин равен 3 и вес (вес строки) всех проверочных вершин равен 6.
На Фиг.44 представлен граф Таннера для такого ансамбля.
В графе Таннера, показанном на Фиг.44, число символьных вершин, каждая из которых обозначена белым кружком (значок О) на чертеже, равно N, иными словами совпадает с длиной N кода, а число проверочных вершин, каждая из которых обозначена на чертеже квадратиком (значок □), равно N/2, иными словами представляет собой результат умножения длины N на отношение 1/2.
С каждой символьной вершиной соединены три ветви (ребра), число которых равно весу столбца, так что всего имеется 3N ветвей, соединенных с N символьными вершинами.
Кроме того, с каждой проверочной вершиной соединены шесть ветвей (ребер), число которых равно весу строки, так что всего имеется 3N ветвей, соединенных с N/2 проверочными вершинами.
Более того, в графе Таннера, показанном на Фиг.44, имеется один блок перемежения.
Этот блок перемежения изменяет случайным образом расположение 3N ветвей, соединенных с N символьными вершинами, и соединяет каждую из этих ветвей после изменения расположения с одной из 3N ветвей, соединенных с N/2 проверочными вершинами.
В блоке перемежения имеются только (3N)!(=(3N)×(3N-1)×…×1) разных схем изменения расположения, предназначенных для изменения расположения 3N ветвей, соединенных с N символьными вершинами. Соответственно, ансамбль, заданный степенной последовательностью, в которой вес всех символьных вершин равен 3 и вес всех проверочных вершин равен 6, представляет собой множество из (3N)! кодов LDPC.
При моделировании с целью получения кода LDPC, обладающего высокой декодирующей способностью (подходящая проверочная матрица), в процессе анализа эволюции плотности используют ансамбль многореберного типа.
В таком ансамбле многореберного типа блок перемежения, через который проходят ветви, соединенные с символьными вершинами, и ветви, соединенные с проверочными вершинами, разделен на несколько частей (несколько ребер), вследствие чего можно задать ансамбль более точно.
Фиг.45 представляет диаграмму, иллюстрирующую пример графа Таннера для ансамбля многореберного типа.
В графе Таннера, показанном на Фиг.45, имеются два блока перемежения - первый и второй.
Кроме того, в графе Таннера, показанном на Фиг.45, имеются только v1 символьных вершин, каждая из которых имеет одну ветвь, соединенную с первым блоком перемежения, и нуль ветвей, соединенных с вторым блоком перемежения, только v2 символьных вершин, каждая из которых имеет одну ветвь соединенную с первым блоком перемежения, и две ветви, соединенные с вторым блоком перемежения, и только v3 символьных вершин, каждая из которых имеет нуль ветвей, соединенных с первым блоком перемежения, и три ветви, соединенные с вторым блоком перемежения.
Кроме того, в графе Таннера, показанном на Фиг.45, имеются только c1 проверочных вершин, каждая из которых имеет одну ветвь, соединенную с первым блоком перемежения, и нуль ветвей, соединенных с вторым блоком перемежения, только с2 проверочных вершин, каждая из которых имеет две ветви, соединенные с первым блоком перемежения и две ветви, соединенные с вторым блоком перемежения, и только c3 проверочных вершины, каждая из которых имеет нуль ветвей, соединенных с первым блоком перемежения, и три ветви, соединенные с вторым блоком перемежения.
Здесь, способ анализа эволюции плотности и реализация этого способа описаны, например, в статье «О разработке кодов низкой плотности с контролем четности» С.Й. Чан, Дж.В. Форни, Т.Дж. Ричардсон, Р. Урбанке ("On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y. Chung, G.D. Forney, T.J. Richardson, R. Urbanke, IEEE Communications Leggers, VOL. 5, NO. 2, Feb 2001).
При моделировании с целью получения кода LDPC для использования с мобильными оконечными устройствами (таблицы начальных значений проверочной матрицы для такого кода), показанного на Фиг.35-43, осуществляют поиск ансамбля, для которого порог декодирующей способности, представляющий собой величину отношения Eb/No, при которой частота BER начинает падать (уменьшаться) в соответствии с эволюцией плотности многореберного типа, не превышает заданную величину, и в совокупности кодов LDPC, принадлежащих найденному ансамблю, выбирают код LDPC, уменьшающий частоту BER в нескольких режимах модуляции, применяемых в системе цифрового вещания, специально предназначенной для использования с мобильными оконечными устройствами, таких как модуляция 16 QAM или 64 QAM, в качестве кода LDPC, имеющего высокую декодирующую способность.
Здесь, как описано выше, в системе цифрового вещания, специально предназначенной для применения с мобильными оконечными устройствами, код LDPC размером 4k бит, длина N которого меньше длины кодов LDPC (коды LDPC, имеющие длины N кода, равные 16k и 64k), определенных в стандарте DVB-T.2, обладают более низкой устойчивостью против ошибок в канале 13 связи (Фиг.7) по сравнению с кодом LDPC, имеющим большую длину N кода, определенную в стандарте DVB-T.2.
Соответственно, в системе цифрового вещания, специально предназначенной для применения с мобильными оконечными устройствами, с целью повышения устойчивости к ошибкам используют режим модуляции с относительно небольшим числом сигнальных точек, такой как режим QPSK, 16 QAM или 64 QAM.
Описанные выше таблицы начальных значений проверочной матрицы, показанные на Фиг.35-43, представляют собой таблицы начальных значений проверочной матрицы для кода LDPC, имеющего длину N кода, равную 4k бит, получаемые посредством моделирования, как рассмотрено выше.
Фиг.46 представляет таблицу, иллюстрирующую минимальную циклическую длину и порог декодирующей способности проверочной матрицы Н, полученной на основе таблиц начальных значений проверочной матрицы для девяти видов кодов LDPC, имеющих длину N кода, равную 4k бит, и кодовые скорости r, равные 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12, как показано на Фиг.35-43.
В проверочной матрице Н, полученной на основе таблиц начальных значений проверочной матрицы, показанных на Фиг.35-43, минимальная циклическая длина в проверочных матрицах Н, имеющих кодовые скорости r, равные 1/4 и 1/3, составляет 8 циклов, а минимальная циклическая длина в проверочных матрицах Н, имеющих кодовые скорости r, равные 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12, составляет 6 циклов.
Соответственно, в проверочной матрице Н, полученной на основе таблиц начальных значений проверочной матрицы, показанных на Фиг.35-43, цикла-4 нет.
Кроме того, при уменьшении кодовой скорости r, избыточность кода LDPC возрастает, и, соответственно, улучшается (снижается) порог декодирующей способности по мере уменьшения кодовой скорости r.
Фиг.47 представляет таблицу, иллюстрирующую проверочную матрицу Н (далее именуемую также проверочной матрицей Н кода LDPC для работы с мобильными оконечными устройствами), показанную на Фиг.35-43 (получена на основе таблиц начальных значений проверочной матрицы).
В проверочной матрице Н кода LDPC для работы с мобильными оконечными устройствами вес столбца задают равным X для КХ столбцов, начиная с первого столбца, задают вес столбца равным Y для последующих KY столбцов, задают вес столбца равным двум для следующих (М-1) столбцов и задают вес столбца равным единице для последнего столбца.
Здесь, сумма КХ+KY+М-1+1 совпадает с длиной N=4320 бит кода.
Фиг.48 представляет таблицу, иллюстрирующую числа КХ, KY и М столбцов и веса X и Y столбцов для каждой кодовой скорости r (=1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12) для кода LDPC для работы с мобильными оконечными устройствами.
В проверочной матрице Н кода LDPC для работы с мобильными оконечными устройствами, имеющего длину N кода, равную 4k, аналогично проверочной матрице, определенной в стандарте DVB-T.2 и описанной со ссылками на Фиг.12 и 13, чем ближе к началу нумерации (передней или левой стороне) расположен столбец, тем больше стремится стать вес этого столбца, и соответственно, чем ближе кодовое слово кода LDPC для работы с мобильными оконечными устройствами располагается к указанной передней стороне, тем более оно является сильным против ошибок (обладает устойчивостью против ошибок).
Спиральное перемежение столбцов кода LDPC, имеющего длину N кода, равную 4320 бит
В устройстве 115 кодирования в коде LDPC (Фиг.8 и 31), если осуществляется кодирование в коде LDPC для работы с мобильными оконечными устройствами с использованием проверочных матриц Н, показанных на Фиг.35-43 (получены на основе таблиц начальных значений проверочной матрицы), позиция начала записи в каждом столбце (Фиг.24) памяти 31 в процессе спирального перемежения столбцов, как процедуры изменения положения бит, выполняемой модулем 24 спирального перемежения столбцов (Фиг.9), отличается от соответствующей позиции начала записи (Фиг.25 и 26) для случая кода LDPC, определенного в стандарте DVB-T.2.
Фиг.49 представляет таблицу, иллюстрирующую число столбцов памяти 31, необходимое для спирального перемежения столбцов, и адреса позиций начала записи в этих столбцах при обработке кода LDPC для работы с мобильными оконечными устройствами.
Другими словами, Фиг.49 иллюстрирует число столбцов памяти 31, необходимое для спирального перемежения столбцов, и адреса позиций начала записи в этих столбцах для каждого режима модуляции применительно к коду LDPC для работы с мобильными оконечными устройствами, показанному на Фиг.35-43 и имеющему длину N кода, равную 4k бит, и девять значений (могут быть получены с использованием проверочной матрицы Н, сформированной на основе таблиц начальных значений проверочной матрицы) кодовых скоростей r, равных 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12.
Кроме того, для обработки кода LDPC для работы с мобильными оконечными устройствами в качестве режимов модуляции, как описано выше, используют режимы QPSK, 16 QAM и 64 QAM, каждый из которых имеет относительно небольшое число сигнальных точек.
При использовании множителя b, равного 1, и при использовании, например, манипуляции QPSK в качестве режима модуляции в случае, когда число m бит в одном символе равно двум, память 31 имеет два столбца, сохраняющих 2×1 бит в направлении строк, и сохраняет N/(mb)=4320/(2×1) бит в направлении столбцов.
В этих двух столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0 и позицией начала записи во втором столбце является позиция с адресом 2.
При использовании множителя b, равного 2, и при использовании, например, манипуляции QPSK в качестве режима модуляции в случае, когда число m бит в одном символе равно двум, память 31 имеет четыре столбца, сохраняющих 2×2 бит в направлении строк, и сохраняет N/(mb)=4320/(2×2) бит в направлении столбцов.
В этих четырех столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 1 и позицией начала записи в четвертом столбце является позиция с адресом 0.
При использовании множителя b, равного 1, и при использовании, например, модуляции 16 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно четырем, память 31 имеет четыре столбца, сохраняющих 4×1 бит в направлении строк, и сохраняет N/(mb)=4320/(4×1) бит в направлении столбцов.
Позиции начала записи в четырех столбцах памяти 31, являются такими же, как в случае, когда множитель b равен 2, а в качестве режима модуляции используется манипуляция QPSK.
Другими словами, в этих четырех столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 1 и позицией начала записи в четвертом столбце является позиция с адресом 0.
При использовании множителя b, равного 2, и при использовании, например, модуляции 16 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно четырем, память 31 имеет восемь столбцов, сохраняющих 4×2 бит в направлении строк, и сохраняет N/(mb)=4320/(4×2) бит в направлении столбцов.
В этих восьми столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 8, позицией начала записи в третьем столбце является позиция с адресом 10, позицией начала записи в четвертом столбце является позиция с адресом 10, позицией начала записи в пятом столбце является позиция с адресом 25, позицией начала записи в шестом столбце является позиция с адресом 54, позицией начала записи в седьмом столбце является позиция с адресом 62 и позицией начала записи в восьмом столбце является позиция с адресом 69.
При использовании множителя b, равного 1, и при использовании, например, модуляции 64 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно шести, память 31 имеет шесть столбцов, сохраняющих 6×1 бит в направлении строк, и сохраняет N/(mb)=4320/(6×1) бит в направлении столбцов.
В этих шести столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 0, позицией начала записи в третьем столбце является позиция с адресом 1, позицией начала записи в четвертом столбце является позиция с адресом 1, позицией начала записи в пятом столбце является позиция с адресом 0 и позицией начала записи в шестом столбце является позиция с адресом 0.
При использовании множителя b, равного 2, и при использовании, например, модуляции 64 QAM в качестве режима модуляции в случае, когда число m бит в одном символе равно шести, как показано на Фиг.49, память 31 имеет 12 столбцов, сохраняющих 6×2 бит в направлении строк, и сохраняет N/(mb)=4320/(6×2) бит в направлении столбцов.
В этих двенадцати столбцах памяти 31, позицией начала записи в первом столбце является позиция с адресом 0, позицией начала записи во втором столбце является позиция с адресом 2, позицией начала записи в третьем столбце является позиция с адресом 10, позицией начала записи в четвертом столбце является позиция с адресом 12, позицией начала записи в пятом столбце является позиция с адресом 15, позицией начала записи в шестом столбце является позиция с адресом 17, позицией начала записи в седьмом столбце является позиция с адресом 20, позицией начала записи в восьмом столбце является позиция с адресом 21, позицией начала записи в девятом столбце является позиция с адресом 23, позицией начала записи в десятом столбце является позиция с адресом 25, позицией начала записи в одиннадцатом столбце является позиция с адресом 26 и позицией начала записи в двенадцатом столбце является позиция с адресом 30.
Выполняя спиральное перемежение столбцов, как описано выше применительно к коду LDPC для работы с мобильными оконечными устройствами, имеющему длину N кода, равную 4k бит, и показанному на Фиг.35-43, можно избежать ситуации, когда несколько кодовых бит, соответствующих нескольким символьным вершинам, соединенным с одной и той же проверочной вершиной, составляли один символ (были включены в один символ) системы с манипуляцией QPSK, модуляцией 16 QAM или модуляцией 64 QAM, тем самым можно улучшить декодирующую способность канала связи, имеющего пропуск сигнала.
На Фиг.50 представлен график, иллюстрирующий результат моделирования частоты битых ошибок (BER) в случае, когда выполнено спиральное перемежение столбцов применительно к коду LDPC для работы с мобильными оконечными устройствами.
При моделировании был рассмотрен канал связи (канал), в котором имеют место рэлеевские замирания с вероятностью пропуска символа, равной 0,167, код LDPC (Фиг.40), имеющий длину N кода, равную 4k бит, и кодовую скорость 2/3, использован в качестве кода LDPC для работы с мобильными оконечными устройствами и манипуляция QPSK применена в качестве режима модуляции.
На Фиг.50 горизонтальная ось представляет отношение Es/N0 (отношение мощностей сигнал/шум в пересчете на один символ), а вертикальная ось представляет частоту BER.
Кроме того, на Фиг.50 сплошная линия представляет частоту BER в случае, когда выполнены обе процедуры - перемежение четности и спиральное перемежение столбцов, а штриховая линия представляет частоту BER в случае, когда выполнено только перемежение четности без спирального перемежения столбцов.
В соответствии с Фиг.50 в случае выполнения спирального перемежения столбцов по сравнению со случаем, когда такое спиральное перемежение столбцов не выполнялось, частота BER в целом улучшена, вследствие чего понятно, что устойчивость к ошибкам улучшена.
Процесс перестановок для кода LDPC, имеющего длину N кода, равную 4320 бит
Если код LDPC для работы с мобильными оконечными устройствами имеет описанную выше небольшую длину N кода, иными словами это код LDPC имеющий длину N кода, равную 4k бит, и используется в системе цифрового вещания, специально предназначенной для применения с мобильными оконечными устройствами, устойчивость к ошибкам в канале 13 связи (Фиг.7) снижается.
Таким образом, в системе цифрового вещания, специально предназначенной для применения с мобильными оконечными устройствами, предпочтительно принимать контрмеры для улучшения устойчивости к ошибкам.
В качестве контрмеры для улучшения устойчивости к ошибкам, отличной от использования режима модуляции, в котором число сигнальных точек относительно невелико, такого как режимы 16 QAM или 64 QAM, описанные выше, можно, например, указать процесс перестановок, осуществляемый демультиплексором 25 (Фиг.9).
В процессе перестановок, когда в качестве режима перестановок применительно к битам кода LDPC, определенного в стандарте DVB-T.2 или аналогичном стандарте, используются например, какие-либо из режимов перестановок с первого по четвертый, описанных выше, или режимов перестановок, определенных в стандарте DVB-T.2 или аналогичном стандарте, в системе цифрового вещания, специально предназначенной для применения с мобильными оконечными устройствами, где вещание осуществляется с использованием описанного выше кода LDPC для работы с мобильными оконечными устройствами), имеющего длину N кода, равную 4k бит, необходимо использовать процесс перестановок, подходящий для такого кода LDPC, имеющего длину N кода, равную 4k бит.
Кроме того, в качестве процесса перестановок, используемого для кода LDPC, имеющего длину N кода, равную 4k бит, предпочтительно применять процесс перестановок такого типа, какой позволит дополнительно улучшить устойчивость против ошибок.
Таким образом, демультиплексор 25 (Фиг.9), описанный со ссылками на Фиг.27, конфигурирован для осуществления процесса перестановок в соответствии с правилом назначения.
Далее будет описан процесс перестановок в соответствии с правилом назначения, а перед этим описанием будет рассмотрен уже предложенный процесс перестановок в соответствии с режимом перестановок (далее именуемым текущим режимом).
Если процесс перестановок осуществляется демультиплексором 25 в соответствии с текущим режимом применительно к коду LDPC (далее именуемому определенным кодом), определенному в стандарте DVB-T.2 или аналогичном стандарте, этот процесс перестановок будет описан со ссылками на Фиг.51 и 52.
Фиг.51 иллюстрирует пример процесса перестановок в текущем режиме, когда в качестве кода LDPC использован код LDPC, имеющий длину N кода, равную 64800 бит, и кодовую скорость, равную 3/5, и определенный в стандарте DVB-T.2.
Другими словами, вид А на Фиг.51 иллюстрирует пример процесса перестановок в текущем режиме, когда код LDPC является определенным кодом, имеющим длину N кода, равную 64800 бит, и кодовую скорость, равную 3/5, в качестве режима модуляции применяется режим 16 QAM и множитель b равен 2.
Если в качестве режима модуляции применяется режим 16 QAM, 4 (=m) бит из совокупности кодовых бит преобразуют в какую-либо из 16 сигнальных точек, определенных в режиме 16 QAM, в качестве одного символа.
Кроме того, если длина N кода равна 64800 бит и множитель b равен 2, память 31 (Фиг.18 и 19) демультиплексора 25 имеет 8 столбцов, сохраняющих 4×2 (=mb) бит в направлении строк, и сохраняет 64800/(4×2) бит в направлении столбцов.
В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбцов в памяти 31 и запись кодовых бит (одного кодового слова) в количестве 64800 бит завершена, эти кодовые биты, записанные в памяти 31, считывают блоками по 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок переставляет кодовые биты с b0 по b7 из совокупности 4×2 (=mb) бит таким образом, что кодовые биты b0, b1, b2, b3, b4, b5, b6 и b7 из совокупности 4×2 (=mb) бит, считываемых из памяти 31, назначают, например, как показано на виде А на Фиг.51, символьным битам y0, y1, y2, y3, y4, y5, y6 и y7 из совокупности 4×2 (=mb) бит, составляющих 2 (=b) последовательных символа.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок в ходе которого:
кодовый бит b0 назначают символьному биту y7;
кодовый бит b1 символьному биту y1;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y5;
кодовый бит b5 символьному биту y3;
кодовый бит b6 символьному биту y6; и
кодовый бит b7 символьному биту у0.
Вид В на Фиг.51 иллюстрирует пример процесса перестановок в текущем режиме, когда в качестве кода LDPC использован код LDPC, имеющий длину N кода, равную 64800 бит, и кодовую скорость, равную 3/5, в качестве режима модуляции применяется режим 64 QAM, а множитель b равен 2.
Если в качестве режима модуляции применяется режим 64 QAM, 6 (=m) бит из совокупности кодовых бит преобразуют в какую-либо из 64 сигнальных точек, определенных в режиме 16 QAM, в качестве одного символа.
Кроме того, если длина N кода равна 64800 бит и множитель b равен 2, память 31 (Фиг.18 и 19) демультиплексора 25 имеет 12 столбцов, сохраняющих 6×2 (=mb) бит в направлении строк, и сохраняет 64800/(6×2) бит в направлении столбцов.
В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбцов в памяти 31 и запись кодовых бит (одного кодового слова) в количестве 64800 бит завершена, эти кодовые биты, записанные в памяти 31, считывают блоками по 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок переставляет кодовые биты с b0 по b11 из совокупности 6×2 (=mb) бит таким образом, что кодовые биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 из совокупности 6×2 (=mb) бит, считываемых из памяти 31, назначают, например, как показано на виде В на Фиг.51, символьным битам y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10 и y11 из совокупности 6×2 (=mb) бит, составляющих 2 (=b) последовательных символа.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y11;
кодовый бит b1 символьному биту y7;
кодовый бит b2 символьному биту y3;
кодовый бит b3 символьному биту y10;
кодовый бит b4 символьному биту y6;
кодовый бит b5 символьному биту y2;
кодовый бит b6 символьному биту y9;
кодовый бит b7 символьному биту y5;
кодовый бит b8 символьному биту y1;
кодовый бит b9 символьному биту y8;
кодовый бит b10 символьному биту y4; и
кодовый бит b11 символьному биту y0.
Вид С на Фиг.51 иллюстрирует пример процесса перестановок в текущем режиме, когда в качестве кода LDPC использован определенный код LDPC, имеющий длину N кода, равную 64800 бит, и кодовую скорость, равную 3/5, в качестве режима модуляции применяется режим 256 QAM, а множитель b равен 2.
Если в качестве режима модуляции применяется режим 256 QAM, 8 (=m) бит из совокупности кодовых бит преобразуют в какую-либо из 256 сигнальных точек, определенных в режиме 256 QAM, в качестве одного символа.
Кроме того, если длина N кода равна 64800 бит и множитель b равен 2, память 31 (Фиг.18 и 19) демультиплексора 25 имеет 16 столбцов, сохраняющих 8×2 (=mb) бит в направлении строк, и сохраняет 64800/(8×2) бит в направлении столбцов.
В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбцов в памяти 31 и запись кодовых бит (одного кодового слова) в количестве 64800 бит завершена, эти кодовые биты, записанные в памяти 31, считывают блоками по 8×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок переставляет кодовые биты с b0 по b15 из совокупности 8×2 (=mb) бит таким образом, что кодовые биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10, b11, b12, b13, b14 и b15 из совокупности 8×2 (=mb) бит, считываемых из памяти 31, назначают, например, как показано на виде С на Фиг.51, символьным битам y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, y13, y14 и y15 из совокупности 8×2 (=mb) бит, составляющих 2 (=b) последовательных символа.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y15;
кодовый бит b1 символьному биту y1;
кодовый бит b2 символьному биту y13;
кодовый бит b3 символьному биту y3;
кодовый бит b4 символьному биту y8;
кодовый бит b5 символьному биту y11;
кодовый бит b6 символьному биту y9;
кодовый бит b7 символьному биту y5;
кодовый бит b8 символьному биту y10;
кодовый бит b9 символьному биту y6;
кодовый бит b10 символьному биту y4;
кодовый бит b11 символьному биту y7;
кодовый бит b12 символьному биту y12;
кодовый бит b13 символьному биту y2;
кодовый бит b14 символьному биту y14; и
кодовый бит b15 символьному биту у0.
Фиг.52 иллюстрирует пример процесса перестановок в текущем режиме, когда в качестве кода LDPC использован код LDPC, имеющий длину N кода, равную 16200 бит, и кодовую скорость, равную 3/5.
Другими словами, вид А на Фиг.52 иллюстрирует пример процесса перестановок в текущем режиме, когда код LDPC является определенным кодом, имеющим длину N кода, равную 16200 бит, и кодовую скорость, равную 3/5, в качестве режима модуляции применяется режим 16 QAM и множитель b равен 2.
Если в качестве режима модуляции применяется режим 16 QAM, 4 (=т) бит из совокупности кодовых бит преобразуют в какую-либо из 16 сигнальных точек, определенных в режиме 16 QAM, в качестве одного символа.
Кроме того, если длина N кода равна 16200 бит и множитель b равен 2, память 31 (Фиг.18 и 19) демультиплексора 25 имеет 8 столбцов, сохраняющих 4×2 (=mb) бит в направлении строк, и сохраняет 16200/(4×2) бит в направлении столбцов.
В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбцов в памяти 31 и запись кодовых бит (одного кодового слова) в количестве 16200 бит завершена, эти кодовые биты, записанные в памяти 31, считывают блоками по 4×2 (=mb) бит в направлении строк и передают на модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок переставляет кодовые биты с b0 по b7 из совокупности 4×2 (=mb) бит таким образом, что кодовые биты b0, b1, b2, b3, b4, b5, b6 и b7 из совокупности 4×2 (=mb) бит, считываемых из памяти 31, назначают, например, как показано на виде А на Фиг.52, символьным битам y0, y1, y2, y3, y4, y5, y6 и y7 из совокупности 4×2 (=mb) бит, составляющих 2 (=b) последовательных символа.
Другими словами, модуль 32 перестановок, аналогично описанному выше случаю, показанному на виде А на Фиг.51, осуществляет процесс перестановок, в ходе которого кодовые биты с b0 по b7 назначают символьным битам с y0 по y7.
Вид В на Фиг.52 иллюстрирует пример процесса перестановок в текущем режиме, когда код LDPC является определенным кодом, имеющим длину N кода, равную 16200 бит, и кодовую скорость, равную 3/5, в качестве режима модуляции применяется режим 64 QAM и множитель b равен 2.
Если в качестве режима модуляции применяется режим 64 QAM, 6 (=m) бит из совокупности кодовых бит преобразуют в какую-либо из 64 сигнальных точек, определенных в режиме 64 QAM, в качестве одного символа.
Кроме того, если длина N кода равна 16200 бит и множитель b равен 2, память 31 (Фиг.18 и 19) демультиплексора 25 имеет 12 столбцов, сохраняющих 6×2 (=mb) бит в направлении строк, и сохраняет 16200/(6×2) бит в направлении столбцов.
В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбцов в памяти 31 и запись кодовых бит (одного кодового слова) в количестве 16200 бит завершена, эти кодовые биты, записанные в памяти 31, считывают блоками по 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок переставляет кодовые биты с b0 по b11 из совокупности 6×2 (=mb) бит таким образом, что кодовые биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 из совокупности 6×2 (=mb) бит, считываемых из памяти 31, назначают, например, как показано на виде В на Фиг.52, символьным битам y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10 и y11 из совокупности 6×2 (=mb) бит, составляющих 2 (=b) последовательных символа.
Другими словами, модуль 32 перестановок, аналогично описанному выше случаю, показанному на виде В на Фиг.51, осуществляет процесс перестановок, в ходе которого кодовые биты с b0 по b11 назначают символьным битам с y0 по y11.
Вид С на Фиг.52 иллюстрирует пример процесса перестановок в текущем режиме, когда код LDPC является определенным кодом, имеющим длину N кода, равную 16200 бит, и кодовую скорость, равную 3/5, в качестве режима модуляции применяется режим 256 QAM и множитель b равен 1.
Если в качестве режима модуляции применяется режим 256 QAM, 8 (=m) бит из совокупности кодовых бит преобразуют в какую-либо из 256 сигнальных точек, определенных в режиме 256 QAM, в качестве одного символа.
Кроме того, если длина N кода равна 16200 бит и множитель b равен 1, память 31 (Фиг.18 и 19) демультиплексора 25 имеет 8 столбцов, сохраняющих 8×1 (=mb) бит в направлении строк, и сохраняет 16200/(8×1) бит в направлении столбцов.
В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбцов в памяти 31 и запись кодовых бит (одного кодового слова) в количестве 16200 бит завершена, эти кодовые биты, записанные в памяти 31, считывают блоками по 8×1 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок переставляет кодовые биты с b0 по b7 из совокупности 8×1 (=mb) бит таким образом, что кодовые биты b0, b1, b2, b3, b4, b5, b6 и b7 из совокупности 8×1 (=mb) бит, считываемых из памяти 31, назначают, например, как показано на виде С на Фиг.52, символьным битам у0, y1, y2, y3, y4, y5, y6 и y7 из совокупности 8×1 (=mb) бит, составляющих 1 (=b) символ.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y7;
кодовый бит b1 символьному биту y3;
кодовый бит b2 символьному биту у1;
кодовый бит b3 символьному биту y5;
кодовый бит b4 символьному биту y2;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y4; и
кодовый бит b7 символьному биту у0;
Далее будет описан процесс перестановок (в дальнейшем именуемый также процессом перестановок согласно новому режиму перестановок) в соответствии с правилом назначения.
Кроме того, в системе цифрового вещания, специально предназначенной для применения с мобильными оконечными устройствами, используется режим модуляции, в котором число сигнальных точек мало, такой как манипуляция QPSK, модуляция 16 QAM или модуляция 64 QAM, а здесь новый режим перестановок будет описан для случая модуляции 16 QAM и случая модуляции 64 QAM.
Когда в качестве режима модуляции применяется манипуляция QPSK, нет ни превосходства, ни недостатка с точки зрения устойчивости против ошибок, описанной со ссылками на Фиг.14-17, между двумя символьными битами y0 и y1, представляющими четыре символа (сигнальные точки) в системе с манипуляцией QPSK, так что, следовательно, процесс перестановок осуществлять не нужно (даже если осуществить процесс перестановок, устойчивость против ошибок не изменится).
На Фиг.53-55 представлены диаграммы, иллюстрирующие новый режим перестановок.
В рассматриваемом новом режиме перестановок модуль 32 перестановок в составе демультиплексора 25 осуществляет перестановку кодовых бит в количестве mb бит в соответствии с правилом назначения, определенным заранее.
Указанное правило назначения представляет собой правило, используемое для назначения кодовых бит кода LDPC символьным битам. В этом правиле назначения определены набор групп, представляющее собой сочетание группы кодовых бит и группы символьных бит, которым назначают кодовые биты из состава группы кодовых бит, группа кодовых бит из состава множества групп, кодовые биты для каждой группы символьных бит и число бит (далее именуемое также числом бит в группе) в совокупности символьных бит.
Здесь, как описано выше, имеются различия между кодовыми битами с точки зрения вероятности ошибок, а также есть различия по вероятности ошибок между символьными битами. Группа кодовых бит представляет собой группу, в которую кодовые биты распределены на основе вероятности ошибок, и группа символьных бит представляет собой группу, в которую символьные биты распределены на основе вероятности ошибок.
Фиг.53 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 64 QAM, и множитель b равен двум.
В этом случае кодовые биты в количестве 6×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.53, на основе различий по вероятности ошибок.
Здесь, группа Gb#i кодовых бит представляет собой группу, для которой вероятность ошибок в кодовых битах, принадлежащих такой группе Gb#i кодовых бит, становится тем лучше (меньше), чем меньше суффикс #i.
В дальнейшем, (#1+1)-й бит от самого старшего бита в совокупности кодовых бит в количестве mb бит, считываемых в направлении строк из памяти 31, обозначен как бит b#i, а (#i+1)-й бит от самого старшего бита в совокупности символьных бит в количестве mb бит из состава последовательных b символов обозначен как бит y#i.
На виде А на Фиг.53 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты b1 и b2 принадлежат группе Gb2 кодовых бит и кодовые биты b3, b4, b5, b6, b7, b8, b9, b10 и b11 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 64 QAM и множитель b равен 2, символьные биты в количестве 6×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.53, на основе различий по вероятности ошибок.
Здесь, группа Gy#i символьных бит аналогично группе кодовых бит представляет собой группу, для которой вероятность ошибок в символьных битах, принадлежащих такой группе Gy#i символьных бит, становится тем лучше, чем меньше суффикс #i.
На виде В на Фиг.53 символьные биты y0, y1, y6 и y7 принадлежат группе Gy1 символьных бит, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных бит и символьные биты y4, y5, y10 и Y11 принадлежат группе Gy3 символьных бит.
Фиг.54 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 64 QAM, и множитель b равен двум.
Согласно правилу назначения, показанному на Фиг.54, сочетание группы Gb1 кодовых бит и группы Gy3 символьных бит определено в качестве одного множества групп. Кроме того, число бит в группе для этого множества групп определено равным одному биту.
В дальнейшем, набор групп и число бит в группе совместно именуются информацией о множестве групп. Кроме того, например, описание множества групп, составленного из группы Gb1 кодовых бит и группы Gy3 символьных бит, и указание одного бита в качестве числа число бит в группе для этого множества групп, записано в виде информации о множестве групп следующим образом (Gb1, Gy3, 1).
В правиле назначения, представленном на Фиг.54, в дополнение к информации (Gb1, Gy3, 1) о множестве групп определены информация (Gb2, Gy3, 2), (Gb3, Gy3, 1), (Gb3, Gy2, 4) и (Gb3, Gy1, 4) о множествах групп.
Например, информация (Gb1, Gy3, 1) о множестве групп указывает, что один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, назначают одному биту из совокупности символьных бит, принадлежащих группе Gy3 символьных бит.
Соответственно, в правиле назначения, показанном на Фиг.54, согласно информации (Gb1, Gy3, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb2, Gy3, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb3, Gy3, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb3, Gy2, 4) о множестве групп назначают четыре бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, четырем битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb3, Gy1, 4) о множестве групп назначают четыре бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, четырем битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей.
Как описано выше, указанные группы кодовых бит, представляют собой группы, на которые разбита совокупность кодовых бит на основе величины вероятности ошибки, а указанные группы символьных бит представляют собой группы, на которые разбита совокупность символьных бит на основе величины вероятности ошибки. Соответственно, правило назначения можно рассматривать в качестве правила, определяющего сочетание вероятности ошибки кодового бита и вероятности ошибки символьного бита, которому назначают этот кодовый бит.
При таком подходе, правило назначения, определяющее сочетание вероятности ошибки кодового бита и вероятности ошибки символьного бита, которому назначают этот кодовый бит, формулируют, например, посредством моделирования измерений частоты BER или другого аналогичного параметра таким образом, чтобы улучшить устойчивость против ошибок (устойчивость против шумов).
Кроме того, даже если назначение кодового бита, принадлежащего некоторой группе кодовых бит, изменяется в пределах совокупности бит, принадлежащих одной и той же группе символьных бит, на устойчивость против ошибок такое изменение (по большей части) не влияет.
Соответственно, для повышения устойчивости против ошибок информацию о множестве групп, минимизирующую частоту BER (частоту битых ошибок), другими словами, сочетание (набор групп) группы кодовых бит и группы символьных бит, которым назначают кодовые биты из состава указанной группы кодовых бит, групп кодовых бит из состава этого множества групп и чисел бит (чисел бит в группах) в группе кодовых бит и в группе символьных бит из состава множества групп, определяют в качестве правила назначения, и можно осуществлять перестановку кодовых бит согласно этому правилу назначения, так что происходит назначение кодовых бит символьным битам.
Однако конкретный способ назначения конкретного кодового бита какому-либо символьному биту согласно правилу назначения необходимо заранее согласовать между передающим устройством 11 и приемным устройством 12 (Фиг.7).
Фиг.55 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.54.
Другими словами, вид А на Фиг.55 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.54, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 64 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 64 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(6×2))×(6×2) бит в направлении столбцов×направлении строк, считывают блоками размером 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b11 в количестве всего 6×2 (=mb) бит согласно правилу назначения, показанному на Фиг.54, так что кодовые биты с b0 по b11 в количестве 6×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.55, символьным битам с u0 по y11 в количестве 6×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y11;
кодовый бит b1 символьному биту y10;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y5;
кодовый бит b4 символьному биту y2;
кодовый бит b5 символьному биту y3;
кодовый бит b6 символьному биту y8;
кодовый бит b7 символьному биту y9;
кодовый бит b8 символьному биту y6;
кодовый бит b9 символьному биту y7;
кодовый бит b10 символьному биту y1; и
кодовый бит b11 символьному биту y0.
Вид В на Фиг.55 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.54, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 64 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.55, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b11 в количестве 6×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.54, так что:
кодовый бит b0 назначают символьному биту y11;
кодовый бит b1 символьному биту y10;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y5;
кодовый бит b4 символьному биту y9;
кодовый бит b5 символьному биту y8;
кодовый бит b6 символьному биту y3;
кодовый бит b7 символьному биту y2;
кодовый бит b8 символьному биту y0;
кодовый бит b9 символьному биту y1;
кодовый бит b10 символьному биту y6; и
кодовый бит b11 символьному биту y7.
Здесь, все способы назначения кодового бита b#i символьному биту y#i, показанные на виде А на Фиг.55 и виде В на Фиг.55, соответствуют правилу назначения (следует правилу назначения), представленному на Фиг.54.
Фиг.56 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 64 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 6×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.56, на основе различий по вероятности ошибок.
На виде А на Фиг.56 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b3 принадлежат группе Gb2 кодовых бит и кодовые биты с b4 по b11 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 64 QAM и множитель b равен 2, символьные биты в количестве 6×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.56, на основе различий по вероятности ошибок.
На виде В на Фиг.56, аналогично виду В на Фиг.53, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1 символьных бит, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных бит и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных бит.
Фиг.57 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 64 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.57, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy3, 2), (Gb2, Gy1, 1), (Gb3, Gy3, 2), (Gb3, Gy2, 4) H(Gb3, Gy1,2).
Другими словами, в правиле назначения, показанном на Фиг.57, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy3, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb2, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb3, Gy3, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy3, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb3, Gy2, 4) о множестве групп назначают четыре бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, четырем битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb3, Gy1, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей.
Фиг.58 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.57.
Другими словами, вид А на Фиг.58 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.57, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 64 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 64 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(6×2))×(6×2) бит в направлении столбцов × направлении строк, считывают блоками размером 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b11 в количестве всего 6×2 (=mb) бит согласно правилу назначения, показанному на Фиг.57, так что кодовые биты с b0 по b11 в количестве 6×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.58, символьным битам с y0 по y11 в количестве 6×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0; кодовый бит b1 символьному биту y11;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y10;
кодовый бит b4 символьному биту y4;
кодовый бит b5 символьному биту y8;
кодовый бит b6 символьному биту y2;
кодовый бит b7 символьному биту y9;
кодовый бит b8 символьному биту y3;
кодовый бит b9 символьному биту y7;
кодовый бит b10 символьному биту y5; и
кодовый бит b11 символьному биту y6. Вид В на Фиг.58 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.57, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 64 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.58, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b11 в количестве 6×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.57, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y10;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y11;
кодовый бит b4 символьному биту y5;
кодовый бит b5 символьному биту y3;
кодовый бит b6 символьному биту y9;
кодовый бит b7 символьному биту y2;
кодовый бит b8 символьному биту y8;
кодовый бит b9 символьному биту y6;
кодовый бит b10 символьному биту y4; и
кодовый бит b11 символьному биту y7.
Фиг.59 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 64 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 6×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.59, на основе различий по вероятности ошибок.
На виде А на Фиг.59 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b4 принадлежат группе Gb2 кодовых бит и кодовые биты с b5 по b11 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 64 QAM и множитель b равен 2, символьные биты в количестве 6×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.59, на основе различий по вероятности ошибок.
На виде В на Фиг.59, аналогично виду В на Фиг.53, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1 символьных бит, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных бит и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных бит.
Фиг.60 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 64 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.60, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy3, 3), (Gb2, Gy1, 1), (Gb3, Gy2, 4), (Gb3, Gy1, 2) и (Gb3, Gy3,1).
Другими словами, в правиле назначения, показанном на Фиг.60, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy3, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb2, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb3, Gy2, 4) о множестве групп назначают четыре бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, четырем битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy1, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, и согласно информации (Gb3, Gy3, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей.
Фиг.61 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.60.
Другими словами, вид А на Фиг.61 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.60, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 64 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 64 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(6×2))×(6×2) бит в направлении столбцов×направлении строк, считывают блоками размером 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b11 в количестве всего 6×2 (=mb) бит согласно правилу назначения, показанному на Фиг.60, так что кодовые биты с b0 по b11 в количестве 6×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.61, символьным битам с y0 по у 11 в количестве 6×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y11;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y10;
кодовый бит b4 символьному биту y4;
кодовый бит b5 символьному биту y8;
кодовый бит b6 символьному биту y2;
кодовый бит b7 символьному биту y9;
кодовый бит b8 символьному биту y3;
кодовый бит b9 символьному биту y7;
кодовый бит b10 символьному биту y5; и
кодовый бит b11 символьному биту y6. Вид В на Фиг.61 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.60, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 64 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.61, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b11 в количестве 6×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.60, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y11;
кодовый бит b4 символьному биту y10;
кодовый бит b5 символьному биту y3;
кодовый бит b6 символьному биту y9;
кодовый бит b7 символьному биту y2;
кодовый бит b8 символьному биту y8;
кодовый бит b9 символьному биту y6;
кодовый бит b10 символьному биту y5; и
кодовый бит b11 символьному биту y7. Фиг.62 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 64 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 6×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.62, на основе различий по вероятности ошибок.
На виде А на Фиг.62 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b5 принадлежат группе Gb2 кодовых бит и кодовые биты с b6 по b11 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 64 QAM и множитель b равен 2, символьные биты в количестве 6×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.62, на основе различий по вероятности ошибок.
На виде В на Фиг.62, аналогично виду В на Фиг.53, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1 символьных бит, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных бит и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных бит.
Фиг.63 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 64 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.63, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy3, 3), (Gb2, Gy1, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 3), (Gb3, Gy1, 2) и (Gb3, Gy3, 1).
Другими словами, в правиле назначения, показанном на Фиг.63, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy3, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb2, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy2, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy1, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, и согласно информации (Gb3, Gy3, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей.
Фиг.64 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.63.
Другими словами, вид А на Фиг.64 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.63, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 64 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 64 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(6×2))×(6×2) бит в направлении столбцов×направлении строк, считывают блоками размером 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b11 в количестве всего 6×2 (=mb) бит согласно правилу назначения, показанному на Фиг.63, так что кодовые биты с b0 по b11 в количестве 6×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.64, символьным битам с y0 по y11 в количестве 6×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту у 11;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y10;
кодовый бит b4 символьному биту y4;
кодовый бит b5 символьному биту y8;
кодовый бит b6 символьному биту y2;
кодовый бит b7 символьному биту y9;
кодовый бит b8 символьному биту y3;
кодовый бит b9 символьному биту y7;
кодовый бит b10 символьному биту y5; и
кодовый бит b11 символьному биту y6. Вид В на Фиг.64 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.63, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 64 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.64, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b11 в количестве 6×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.63, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y11;
кодовый бит b4 символьному биту y10;
кодовый бит b5 символьному биту y8;
кодовый бит b6 символьному биту y9;
кодовый бит b7 символьному биту y2;
кодовый бит b8 символьному биту y3;
кодовый бит b9 символьному биту y7;
кодовый бит b10 символьному биту y5;
и кодовый бит b11 символьному биту y6.
Фиг.65 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 64 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 6×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.65, на основе различий по вероятности ошибок.
На виде А на Фиг.65 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b6 принадлежат группе Gb2 кодовых бит и кодовые биты с b7 по b11 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 64 QAM и множитель b равен 2, символьные биты в количестве 6×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.65, на основе различий по вероятности ошибок.
На виде В на Фиг.65, аналогично виду В на Фиг.53, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1 символьных бит, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных бит и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных бит.
Фиг.66 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 64 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.66, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy3, 3), (Gb2, Gy1, 1), (Gb2, Gy2,2), (Gb3, Gy2, 2), (Gb3,Gy1,2) и (Gb3,Gy3, 1).
Другими словами, в правиле назначения, показанном на Фиг.66, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy3, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb2, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy1, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, и согласно информации (Gb3, Gy3, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей.
Фиг.67 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.66.
Другими словами, вид А на Фиг.67 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.66, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 64 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 64 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(6×2))×(6×2) бит в направлении столбцов×направлении строк, считывают блоками размером 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b11 в количестве всего 6×2 (=mb) бит согласно правилу назначения, показанному на Фиг.66, так что кодовые биты с b0 по b11 в количестве 6×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.67, символьным битам с y0 по y11 в количестве 6×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y11;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y10;
кодовый бит b4 символьному биту y4;
кодовый бит b5 символьному биту y8;
кодовый бит b6 символьному биту y2;
кодовый бит b7 символьному биту y9;
кодовый бит b8 символьному биту y3;
кодовый бит b9 символьному биту y7;
кодовый бит b10 символьному биту y5; и
кодовый бит b11 символьному биту y6. Вид В на Фиг.67 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.66, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 64 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.67, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b11 в количестве 6×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.66, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y11;
кодовый бит b4 символьному биту y10;
кодовый бит b5 символьному биту y2;
кодовый бит b6 символьному биту y8;
кодовый бит b7 символьному биту y3;
кодовый бит b8 символьному биту y9;
кодовый бит b9 символьному биту y7;
кодовый бит b10 символьному биту y5; и
кодовый бит b11 символьному биту y6.
Фиг.68 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 64 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 6×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.68, на основе различий по вероятности ошибок.
На виде А на Фиг.68 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b7 принадлежат группе Gb2 кодовых бит и кодовые биты с b8 по b11 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 64 QAM и множитель b равен 2, символьные биты в количестве 6×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.68, на основе различий по вероятности ошибок.
На виде В на Фиг.68, аналогично виду В на Фиг.53, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1 символьных бит, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных бит и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных бит.
Фиг.69 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 64 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.69, определяет следующую информацию о множестве групп: (Gb1, Gy2, 1), (Gb2, Gy2, 1), (Gb2, Gy3, 3), (Gb2, Gy1, 3), (Gb3, Gy3, 1), (Gb3, Gy2, 2) и (Gb3, Gy1, 1).
Другими словами, в правиле назначения, показанном на Фиг.69, согласно информации (Gb1, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy3, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb2, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, согласно информации (Gb3, Gy3, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy3, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb3, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb3, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей.
Фиг.70 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.69.
Другими словами, вид А на Фиг.70 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.69, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 64 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 64 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(6×2))×(6×2) бит в направлении столбцов × направлении строк, считывают блоками размером 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b11 в количестве всего 6×2 (=mb) бит согласно правилу назначения, показанному на Фиг.69, так что кодовые биты с b0 по b11 в количестве 6×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.70, символьным битам с y0 по y11 в количестве 6×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y2;
кодовый бит b1 символьному биту y8;
кодовый бит b2 символьному биту y5;
кодовый бит b3 символьному биту y11;
кодовый бит b4 символьному биту y0;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y1;
кодовый бит b7 символьному биту y10;
кодовый бит b8 символьному биту y4;
кодовый бит b9 символьному биту y9;
кодовый бит b10 символьному биту y3; и
кодовый бит b11 символьному биту y7. Вид В на Фиг.70 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.69, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 64 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.70, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b11 в количестве 6×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.69, так что:
кодовый бит b0 назначают символьному биту y2;
кодовый бит b1 символьному биту y8;
кодовый бит b2 символьному биту y11;
кодовый бит b3 символьному биту y5;
кодовый бит b4 символьному биту y0;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y1;
кодовый бит b7 символьному биту y10;
кодовый бит b8 символьному биту y4;
кодовый бит b9 символьному биту y3;
кодовый бит b10 символьному биту y9; и
кодовый бит b11 символьному биту y7.
Фиг.71 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 64 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 6×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.71, на основе различий по вероятности ошибок.
На виде А на Фиг.71 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b8 принадлежат группе Gb2 кодовых бит и кодовые биты с b9 по b11 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 64 QAM и множитель b равен 2, символьные биты в количестве 6×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.71, на основе различий по вероятности ошибок.
На виде В на Фиг.71, аналогично виду В на Фиг.53, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1 символьных бит, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных бит и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных бит.
Фиг.72 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 64 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.72, определяет следующую информацию о множестве групп: (Gb1, Gy2, 1), (Gb2, Gy2, 1), (Gb2, Gy3, 4), (Gb2, Gy1, 3), (Gb3, Gy2, 2) и (Gb3, Gy1, 1).
Другими словами, в правиле назначения, показанном на Фиг.63, согласно информации (Gb1, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy3, 4) о множестве групп назначают четыре бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, четырем битам из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb2, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, согласно информации (Gb3, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb3, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей.
Фиг.73 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.72.
Другими словами, вид А на Фиг.73 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.72, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 64 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 64 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(6×2))×(6×2) бит в направлении столбцов×направлении строк, считывают блоками размером 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b11 в количестве всего 6×2 (=mb) бит согласно правилу назначения, показанному на Фиг.72, так что кодовые биты с b0 по b11 в количестве 6×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.73, символьным битам с y0 по y11 в количестве 6×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y2;
кодовый бит b1 символьному биту y8;
кодовый бит b2 символьному биту y5;
кодовый бит b3 символьному биту y11;
кодовый бит b4 символьному биту y0;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y1;
кодовый бит b7 символьному биту y10;
кодовый бит b8 символьному биту y4;
кодовый бит b9 символьному биту y9;
кодовый бит b10 символьному биту y3; и
кодовый бит b11 символьному биту y7. Вид В на Фиг.73 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.72, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 64 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.73, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b11 в количестве 6×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.72, так что:
кодовый бит b0 назначают символьному биту y2;
кодовый бит b1 символьному биту y8;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y10;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y0;
кодовый бит b6 символьному биту y6;
кодовый бит b7 символьному биту y11;
кодовый бит b8 символьному биту y5;
кодовый бит b9 символьному биту y3;
кодовый бит b10 символьному биту y9; и
кодовый бит b11 символьному биту y7.
Фиг.74 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 64 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 6×2 (- mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.74, на основе различий по вероятности ошибок.
На виде А на Фиг.71 кодовые биты b0 и bl принадлежат группе Gb1 кодовых бит, кодовые биты с b2 по b9 принадлежат группе Gb2 кодовых бит и кодовые биты b10 и b11 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 64 QAM и множитель b равен 2, символьные биты в количестве 6×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.74, на основе различий по вероятности ошибок.
На виде В на Фиг.74, аналогично виду В на Фиг.53, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1 символьных бит, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных бит и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных бит.
Фиг.75 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 64 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.75, определяет следующую информацию о множестве групп: (Gb1, Gy2, 2), (Gb2, Gy3, 4), (Gb2, Gy1, 3), (Gb2, Gy2, 1), (Gb3, Gy2, 1) и (Gb3, Gy1, 1).
Другими словами, в правиле назначения, показанном на Фиг.63, согласно информации (Gb1, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy3, 4) о множестве групп назначают четыре бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, четырем битам из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb2, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb3, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей.
Фиг.76 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.75.
Другими словами, вид А на Фиг.76 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.75, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 64 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 64 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(6×2))×(6×2) бит в направлении столбцов×направлении строк, считывают блоками размером 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b11 в количестве всего 6×2 (=mb) бит согласно правилу назначения, показанному на Фиг.75, так что кодовые биты с b0 по b11 в количестве 6×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.76, символьным битам с y0 по у 11 в количестве 6×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y2;
кодовый бит b1 символьному биту y8;
кодовый бит b2 символьному биту y5;
кодовый бит b3 символьному биту y11;
кодовый бит b4 символьному биту y0;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y1;
кодовый бит b7 символьному биту y10;
кодовый бит b8 символьному биту y4;
кодовый бит b9 символьному биту y9;
кодовый бит b10 символьному биту y3; и
кодовый бит b11 символьному биту y7.
Вид В на Фиг.76 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.75, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 64 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.76, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b11 в количестве 6×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.75, так что:
кодовый бит b0 назначают символьному биту y8;
кодовый бит b1 символьному биту y2;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y10;
кодовый бит b4 символьному биту y6;
кодовый бит b5 символьному биту y0;
кодовый бит b6 символьному биту y1;
кодовый бит b7 символьному биту y11;
кодовый бит b8 символьному биту y5;
кодовый бит b9 символьному биту y9;
кодовый бит b10 символьному биту y3; и
кодовый бит b11 символьному биту y7.
Фиг.77 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 64 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 6×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.77, на основе различий по вероятности ошибок.
На виде А на Фиг.77 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b10 принадлежат группе Gb2 кодовых бит и кодовый бит b11 принадлежит группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 64 QAM и множитель b равен 2, символьные биты в количестве 6×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.77, на основе различий по вероятности ошибок.
На виде В на Фиг.77, аналогично виду В на Фиг.53, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1 символьных бит, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных бит и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных бит.
Фиг.78 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 64 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.78, определяет следующую информацию о множестве групп: (Gb1, Gy2, 1), (Gb2, Gy2, 3), (Gb2, Gy3, 4), (Gb2, Gy1, 3) и (Gb3, Gy1, 1).
Другими словами, в правиле назначения, показанном на Фиг.78, согласно информации (Gb1, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy2, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy3, 4) о множестве групп назначают четыре бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, четырем битам из совокупности символьных бит, принадлежащих группе Gy3 символьных бит, для которой вероятность ошибки является третьей после наилучшей, согласно информации (Gb2, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, и согласно информации (Gb3, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей.
Фиг.79 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.78.
Другими словами, вид А на Фиг.79 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.78, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 64 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 64 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(6×2))×(6×2) бит в направлении столбцов × направлении строк, считывают блоками размером 6×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b11 в количестве всего 6×2 (=mb) бит согласно правилу назначения, показанному на Фиг.78, так что кодовые биты с b0 по b11 в количестве 6×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.79, назначают символьным битам с y0 по y11 в количестве 6×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y2;
кодовый бит b1 символьному биту y8;
кодовый бит b2 символьному биту y5;
кодовый бит b3 символьному биту y11;
кодовый бит b4 символьному биту y0;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y1;
кодовый бит b7 символьному биту y10;
кодовый бит b8 символьному биту y4;
кодовый бит b9 символьному биту y9;
кодовый бит b10 символьному биту y3; и
кодовый бит b11 символьному биту y7.
Вид В на Фиг.79 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.78, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 64 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.79, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b11 в количестве 6×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.78, так что:
кодовый бит b0 назначают символьному биту y2;
кодовый бит b1 символьному биту y3;
кодовый бит b2 символьному биту y10;
кодовый бит b3 символьному биту y4;
кодовый бит b4 символьному биту y6;
кодовый бит b5 символьному биту y1;
кодовый бит b6 символьному биту y0;
кодовый бит b7 символьному биту y11;
кодовый бит b8 символьному биту y5;
кодовый бит b9 символьному биту y8;
кодовый бит bl0 символьному биту y9; и
кодовый бит b11 символьному биту y7.
Фиг.80 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 16 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.80, на основе различий по вероятности ошибок.
На виде А на Фиг.80 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовый бит b1 принадлежит группе Gb2 кодовых бит и кодовые биты с b2 по b7 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на три группы символьных бит Gy1, Gy2 и Gy3, как показано на виде В на Фиг.80, на основе различий по вероятности ошибок.
На виде В на Фиг.80 символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.81 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 16 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.81, определяет следующую информацию о множестве групп: (Gb1, Gy2, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 2) и (Gb3, Gy1, 4).
Другими словами, в правиле назначения, показанном на Фиг.63, согласно информации (Gb1, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb3, Gy1, 4) о множестве групп назначают четыре бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, четырем битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей.
Фиг.82 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.81.
Другими словами, вид А на Фиг.82 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.81, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 16 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов×направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.81, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.82, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y7;
кодовый бит b1 символьному биту y6;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y3;
кодовый бит b4 символьному биту y2;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y1; и
кодовый бит b7 символьному биту y0.
Вид В на Фиг.82 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.81, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/4, модулируют в формате 16 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.82, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.81, так что:
кодовый бит b0 назначают символьному биту y7;
кодовый бит b1 символьному биту y6;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y3;
кодовый бит b5 символьному биту y4;
кодовый бит b6 символьному биту y0;
кодовый бит b7 символьному биту y5;
Фиг.83 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 16 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на четыре группы кодовых бит Gb1, Gb2, Gb3 и Gb4, как показано на виде А на Фиг.83, на основе различий по вероятности ошибок.
На виде А на Фиг.83 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовый бит b1 принадлежит группе Gb2 кодовых бит, кодовый бит b2 принадлежит группе Gb3 кодовых бит и кодовые биты с b3 по b7 принадлежат группе Gb4 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.83, на основе различий по вероятности ошибок.
На виде В на Фиг.83, аналогично виду В на Фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.84 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 16 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.84, определяет следующую информацию о множестве групп: (Gb1, Gy2, 1), (Gb2, Gy2, 1), (Gb3, Gy1, 1), (Gb4, Gy2, 2) и (Gb4, Gy1, 3).
Другими словами, в правиле назначения, показанном на Фиг.84, согласно информации (Gb1, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb4, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb4, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей.
Фиг.85 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.84.
Другими словами, вид А на Фиг.85 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.84, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 16 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов×направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.84, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.85, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y7;
кодовый бит b1 символьному биту y6;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y3;
кодовый бит b4 символьному биту y2;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y1; и
кодовый бит b7 символьному биту y0.
Вид В на Фиг.85 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.84, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/3, модулируют в формате 16 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.85, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.84, так что:
кодовый бит b0 назначают символьному биту y7;
кодовый бит b1 символьному биту y6;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y3;
кодовый бит b5 символьному биту y0;
кодовый бит b6 символьному биту y5; и
кодовый бит b7 символьному биту y1.
Фиг.86 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 16 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на четыре группы кодовых бит Gb1, Gb2, Gb3 и Gb4, как показано на виде А на Фиг.86, на основе различий по вероятности ошибок.
На виде А на Фиг.86 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты b1 и b2 принадлежат группе Gb2 кодовых бит, кодовый бит b3 принадлежит группе Gb3 кодовых бит и кодовые биты с b4 по b7 принадлежат группе Gb4 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.86, на основе различий по вероятности ошибок.
На виде В на Фиг.86, аналогично виду В на Фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.87 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 16 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.87, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy1, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 1), (Gb4, Gy1, 2) и (Gb4, Gy2, 2).
Другими словами, в правиле назначения, показанном на Фиг.87, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb4, Gy1, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, и согласно информации (Gb4, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей.
Фиг.88 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.87.
Другими словами, вид А на Фиг.88 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.87, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 16 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов×направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.87, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.88, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y2;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.88 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному На Фиг.87, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/12, модулируют в формате 16 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.88, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.87, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y2;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y5;
кодовый бит b5 символьному биту y1;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Фиг.89 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 16 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.89, на основе различий по вероятности ошибок.
На виде А на Фиг.89 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b3 принадлежат группе Gb2 кодовых бит и кодовые биты с b4 по b7 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.89, на основе различий по вероятности ошибок.
На виде В на Фиг.89, аналогично виду В на Фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, у6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.90 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 16 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.90, определяет следующую информацию о множестве групп: (Gb1, Gy2, 1), (Gb2, Gy2, 2), (Gb2, Gy1, 1), (Gb3, Gy2, 1) и (Gb3, Gy1, 3).
Другими словами, в правиле назначения, показанном на Фиг.90, согласно информации (Gb1, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb3, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb3, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей.
Фиг.91 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.90.
Другими словами, вид А на Фиг.91 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.90, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 16 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов×направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.90, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.91, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y7;
кодовый бит b1 символьному биту y6;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y3;
кодовый бит b4 символьному биту y2;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y1; и
кодовый бит b7 символьному биту y0.
Вид В на Фиг.91 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.90, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, модулируют в формате 16 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.91, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.90, так что:
кодовый бит b0 назначают символьному биту y7;
кодовый бит b1 символьному биту y3;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y2;
кодовый бит b5 символьному биту y0;
кодовый бит b6 символьному биту y5; и
кодовый бит b7 символьному биту y1.
Фиг.92 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 16 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на четыре группы кодовых бит Gb1, Gb2, Gb3 и Gb4, как показано на виде А на Фиг.92, на основе различий по вероятности ошибок.
На виде А на Фиг.92 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b3 принадлежат группе Gb2 кодовых бит, кодовый бит b4 принадлежит группе Gb3 кодовых бит и кодовые биты с b5 по b7 принадлежат группе Gb4 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.92, на основе различий по вероятности ошибок.
На виде В на Фиг.92, аналогично виду В на Фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, у6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.93 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 16 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.93, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy1, 1), (Gb2, Gy2, 2), (Gb3, Gy1, 1), (Gb4, Gy1, 1) и (Gb4, Gy2, 2).
Другими словами, в правиле назначения, показанном на Фиг.93, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, согласно информации (Gb4, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, и согласно информации (Gb4, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей.
Фиг.94 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.93.
Другими словами, вид А на Фиг.94 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.93, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 16 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов × направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.93, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.94, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y2;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.94 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.93, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 7/12, модулируют в формате 16 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.94, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.93, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y6;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y7; и
кодовый бит b7 символьному биту y3.
Фиг.95 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 16 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на четыре группы кодовых бит Gb1, Gb2, Gb3 и Gb4, как показано на виде А на Фиг.95, на основе различий по вероятности ошибок.
На виде А на Фиг.95 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b4 принадлежат группе Gb2 кодовых бит, кодовый бит b5 принадлежит группе Gb3 кодовых бит и кодовые биты с b6 по b7 принадлежат группе Gb4 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.95, на основе различий по вероятности ошибок.
На виде В на Фиг.95, аналогично виду В на Фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.96 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 16 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.96, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy1, 2), (Gb2, Gy2, 2), (Gb3, Gy1, 1) и (Gb4, Gy2, 2).
Другими словами, в правиле назначения, показанном на Фиг.96, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy1, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy1,
1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, и согласно информации (Gb4, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей.
Фиг.97 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.96.
Другими словами, вид А на Фиг.97 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.96, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 16 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов×направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.96, так что кодовые биты с b0 по b7 в количестве 4х2(=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.97, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y2;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.97 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.96, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 16 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.97, модуль 32 перестановок осуществляет процесс перестановок, согласно правилу назначения, показанному на Фиг.96, для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y1;
кодовый бит b2 символьному биту y6;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y4;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y7; и
кодовый бит b7 символьному биту y3.
Фиг.98 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 16 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.98, на основе различий по вероятности ошибок.
На виде А на Фиг.98 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b5 принадлежат группе Gb2 кодовых бит и кодовые биты с b6 по b7 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.98, на основе различий по вероятности ошибок.
На виде В на Фиг.98, аналогично виду В на Фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.99 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 16 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.99, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy1, 3), (Gb2, Gy2, 2) и (Gb3, Gy2, 2).
Другими словами, в правиле назначения, показанном на Фиг.99, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb3, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей.
Фиг.100 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.99.
Другими словами, вид А на Фиг.100 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.99, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 16 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов × направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.99, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.100, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y2;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.100 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.99, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 16 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.100, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.99, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y5;
кодовый бит b2 символьному биту y6;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y4;
кодовый бит b5 символьному биту y1;
кодовый бит b6 символьному биту y7; и
кодовый бит b7 символьному биту y3.
Фиг.101 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 16 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на пять групп кодовых бит Gb1, Gb2, Gb3, Gb4 и Gb5 как показано на виде А на Фиг.101, на основе различий по вероятности ошибок.
На виде А на Фиг.101 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовый бит b1 принадлежит группе Gb2 кодовых бит, кодовые биты с b2 по b5 принадлежат группе Gb3 кодовых бит, кодовый бит b6 принадлежит группе Gb4 кодовых бит и кодовый бит b7 принадлежит группе Gb5 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.101, на основе различий по вероятности ошибок.
На виде В на Фиг.101, аналогично виду В на Фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.102 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 16 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.102, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy1, 1), (Gb3, Gy2, 2), (Gb3, Gy1, 2), (Gb4, Gy2, 1) и (Gb5, Gy2, 1).
Другими словами, в правиле назначения, показанном на Фиг.102, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb3, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy1, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, согласно информации (Gb4, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb5, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb5 кодовых бит, для которой вероятность ошибки является пятой после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей.
Фиг.103 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.102.
Другими словами, вид А на Фиг.103 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.102, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 16 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов × направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.102, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.103, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y2;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.103 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.102, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 5/6, модулируют в формате 16 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.103, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.102, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y6;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y5;
кодовый бит b5 символьному биту y1;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Фиг.104 представляет диаграмму, иллюстрирующую группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 16 QAM, и множитель b равен 2.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.104, на основе различий по вероятности ошибок.
На виде А на Фиг.104 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b6 принадлежат группе Gb2 кодовых бит и кодовый бит b7 принадлежит группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.104, на основе различий по вероятности ошибок.
На виде В на Фиг.104, аналогично виду В на Фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, у6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.105 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 16 QAM, и множитель b равен 2.
Правило назначения, показанное на Фиг.105, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy2, 3), (Gb2, Gy1, 3) и (Gb3, Gy2, 1).
Другими словами, в правиле назначения, показанном на Фиг.105, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb2, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, и согласно информации (Gb3, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей.
Фиг.106 иллюстрирует пример процесса перестановок кодовых бит согласно правилу назначения, показанному на Фиг.105.
Другими словами, вид А на Фиг.106 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.105, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 16 QAM, и множитель b равен 2.
Если код LDPC представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов×направлении строк, считывают блоками размером 4 х2(=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.105, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.106, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y2;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.106 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.105, для случая, когда код LDPC, представляющий собой код LDPC для работы с мобильными оконечными устройствами, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 11/12, модулируют в формате 16 QAM, и множитель b равен 2.
Как представлено на виде В на Фиг.106, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.105, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y5;
кодовый бит b2 символьному биту y3;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y4;
кодовый бит b5 символьному биту y1;
кодовый бит b6 символьному биту y6; и
кодовый бит b7 символьному биту y7.
Фиг.107, 108, 109, ПО, 111, 112, 113, 114, 115, 116, 117, 118, 119, 120, 121, 122, 123 и 124 иллюстрируют результаты моделирования частоты BER (частота битых ошибок) для случая, когда процесс перестановок осуществлялся в соответствии с новым режимом перестановок, и для случая, когда процесс перестановок не проводился.
Другими словами, графики Фиг.107-115 иллюстрируют зависимости частоты BER в случае, когда целью моделирования были коды LDPC для работы с мобильными оконечными устройствами (Фиг.35 - 43), имеющие длину N кода, равную 4320, и кодовые скорости, равные 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12, а в качестве режима модуляции был использован режим 64 QAM.
Графики Фиг.116-124 иллюстрируют зависимости частоты BER в случае, когда целью моделирования были коды LDPC для работы с мобильными оконечными устройствами, имеющие длину N кода, равную 4320, и кодовые скорости, равные 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12, а в качестве режима модуляции был использован режим 16 QAM.
Здесь для всех графиков на Фиг.107-124 множитель b принят равным 2.
На графиках Фиг.107-123 по горизонтальной оси отложены значения отношения Es/No (отношение мощностей сигнал/шум в пересчете на один символ), а по вертикальной оси отложены значения частоты BER. Кроме того, белые кружки (О) представляют значения частоты BER, когда осуществлялся процесс перестановок в соответствии с новым режимом перестановок, а звездочки представляют частоту BER, когда процесс перестановок не производился.
Как показывают графики на Фиг.107-124, в случае осуществления процесса перестановок в новом режиме перестановок по сравнению со случаем, когда процесс перестановок не производился, частота BER оказалась улучшена в целом или при некотором уровне отношения Es/No и выше, и, соответственно, можно понять, что устойчивость против ошибок тоже улучшена.
Здесь, в качестве способа перестановок кодовых бит из состава кода LDPC в процессе перестановок, осуществляемом модулем 32 перестановок, другими словами, схемы (в дальнейшем именуемая также схемой назначения бит) назначения кодовых бит кода LDPC и символьных бит, представляющих символ, для кодов LDPC, имеющих отличные одна от другой кодовые скорости, могут быть использованы схемы назначения бит, специально применяемые именно для кодов LDPC.
Однако в случае применения схем назначения бит, специально используемых для кодов LDPC, к упомянутым кодам LDPC, имеющим отличные одна от другой кодовые скорости, необходимо инсталлировать в передающем устройстве 11 несколько схем назначения бит и изменять (переключать) применяемую в настоящий момент схему назначения бит при переходе к коду LDPC с другой кодовой скоростью.
Тем не менее, согласно процессу перестановок, описанному со ссылками на Фиг.53-106, число схем назначения бит, которые необходимо инсталлировать в передающем устройстве 11, можно уменьшить.
Иными словами, для случая длины N кода, равной 4320 бит, и режима модуляции 64 QAM, в результате использования схемы назначения бит, осуществляющей назначение кодовых бит b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y4, y5, y2, y3, y8, y9, y6, y7, y1 и y0, как показано на виде А на Фиг.55, для кода LDPC, имеющего кодовую скорость, равную 1/4, использования схемы назначения бит, осуществляющей назначение кодовых бит с b0 по b1 1 символьным битам y0, y11, y1, y10, y4, y8, y2, y9, y3, y7, y5 и y6, как показано на виде А на Фиг.58, 61, 64 и 67, для кодов LDPC, имеющих кодовые скорости, равные 1/3, 5/12, 1/2 и 7/12, и использования схемы назначения бит, осуществляющей назначение кодовых бит с b0 по b11 символьным битам y2, y8, y5, y11, y0, y6, y1, y10, y4, y9, y3 и y7, как показано на виде А на Фиг.70, 73, 76 и 79, для кодов LDPC, имеющих кодовые скорости, равные 2/3, 3/4, 5/6 и 11/12, достаточно инсталлировать в передающем устройстве 11 только три схемы назначения бит.
Кроме того, в случае длины N кода, равной 4320 бит, и режима модуляции 16 QAM, в результате использования схемы назначения бит, осуществляющей назначение кодовых бит с bits b0 по b7 символьным битам y7, y6, y4, y3, y2, y5, y1 и y0, как показано на виде А на Фиг.82, 85 и 91, для кодов LDPC, имеющих кодовые скорости, равные 1/4, 1/3 и 1/2, и использования схемы назначения бит, осуществляющей назначение кодовых бит с b0 по b7 символьным битам y0, y4, y2, y6, y1, y5, y3 и y7, как показано на виде А на Фиг.88, 94, 97, 100, 103 и 106, для кодов LDPC, имеющих кодовые скорости, равные 5/12, 7/12, 2/3, 3/4, 5/6 и 11/12, достаточно инсталлировать в передающем устройстве 11 только две схемы назначения бит.
В настоящем варианте, хотя для удобства описания был рассмотрен модуль 32 перестановок из состава демультиплексора 25 в качестве устройства, осуществляющего процесс перестановок кодовых бит, считываемых из памяти 31, указанный процесс перестановок может быть осуществлен посредством управления записью или считыванием кодовых бит в/из памяти 31.
Другими словами, этот процесс перестановок может быть, например, осуществлен путем управления адресом (адрес считывания), по которому находится считываемый в настоящий момент кодовый бит, так что считывание кодовых бит из памяти 31 осуществляется в том порядке, в каком эти кодовые биты должны располагаться после перестановки.
Код LDPC (второй код размером 4k) имеющий длину N кода, равную 4320 бит Однако для кода LDPC (в дальнейшем именуемого первым кодом размером 4k), имеющего длину кода, равную 4k бит, и полученного с использованием проверочной матрицы, сформированной на основе таблиц начальных значений проверочной матрицы, показанных на Фиг.35-43, с точки зрения сохранения, насколько это возможно, совместимости со стандартом DVB-T.2, аналогично случаю кода LDPC, определенного в этом стандарте DVB-T.2, в качестве числа Р единичных столбцов в циклической структуре применено число 360, определенное в стандарте DVB-T.2.
Однако имеются случаи, когда требуется пожертвовать совместимостью со стандартом DVB-T.2 в большей или меньшей степени, чтобы улучшить частоту BER.
Фиг.125 - 128 иллюстрируют примеры таблиц начальных значений проверочной матрицы для второго кода размером 4k, представляющего собой отличный от первого кода размером 4k код LDPC для работы с мобильными оконечными устройствами, имеющий длину кода, равную 4k бит.
Другими словами, Фиг.125 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 1/2.
Фиг.126 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 7/12.
Фиг.127 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 2/3.
Фиг.128 иллюстрирует таблицу начальных значений проверочной матрицы для проверочной матрицы Н, имеющей длину N кода, равную 4k бит, и кодовую скорость r, равную 3/4.
Кроме того, матрица контроля четности из состава проверочной матрицы, полученной на основе таблиц начальных значений проверочной матрицы, показанных на Фиг.125-128, имеет лестничную структуру (Фиг.11).
Более того, для второго кода размером 4k, иными словами кода LDPC, имеющего длину кода, равную 4k бит, и полученного с использованием проверочной матрицы, сформированной на основе таблиц начальных значений проверочной матрицы, показанных на Фиг.125 - 128, аналогично коду LDPC, определенному в стандарте DVB-T.2, информационная матрица из состава проверочной матрицы Н имеет циклическую структуру.
Однако для второго кода размером 4k число Р единичных столбцов в циклической структуре равно не 360, а 72, иными словами, одному из делителей числа 360.
Устройство 115 кодирования в коде LDPC (Фиг.8 и 31) может осуществлять кодирование в коде LDPC с целью получения какого-либо второго кода размером 4k, имеющего длину N кода, равную 4k бит, одну из четырех кодовых скоростей r, включая 1/2, 7/12, 2/3 и 3/4, с использованием проверочной матрицы, полученной на основе таблиц начальных значений проверочной матрицы, показанных на Фиг.125-128.
Другими словами, устройство 115 кодирования в коде LDPC задает число P единичных столбцов в циклической структуре равным 72, а не 360, получает проверочную матрицу на основе таблицы начальных значений проверочной матрицы, показанных на Фиг.125-128, аналогично случаю, описанному со ссылками на Фиг.34, и осуществляет кодирование в указанном втором коде LDPC размером 4k с использованием указанной проверочной матрицы.
Второй код размером 4k (таблицы начальных значений проверочной матрицы для этого кода), показанный на Фиг.125-128, получают с использованием такого же моделирования, как моделирование, примененное для получения первого кода размером 4k, показанного на Фиг.35-43.
Другими словами, в процессе моделирования для получения второго кода размером 4k, осуществляют поиск ансамбля, для которого порог декодирующей способности, представляющий собой величину отношения Еь/No, при которой частота BER начинает падать (уменьшаться), в соответствии с эволюцией плотности многореберного типа не больше заданной величины, и из совокупности кодов LDPC, принадлежащих этому ансамблю, выбирают код LDPC, уменьшающий частоту BER в нескольких режимах модуляции, используемых в системе цифрового вещания, специально предназначенной для применения с мобильными оконечными устройствами, таких как режимы 16 QAM или 64 QAM, в качестве кода LDPC, обладающего высокой декодирующей способностью.
Соответственно, при моделировании для получения второго кода размером 4k, аналогично моделированию для получения первого кода размером 4k, для повышения устойчивости против ошибок используют режим модуляции с относительно небольшим числом сигнальных точек, такой как манипуляция QPSK, модуляция 16 QAM или модуляция 64 QAM.
Фиг.129 представляет таблицу, иллюстрирующую минимальную длину цикла и порог декодирующей способности для прозерочной матрицы, получаемой на основе показанных на Фиг.125-128 таблиц начальных значений проверочной матрицы для второго кода размером 4k, имеющего четыре кодовых скорости r, равные 1/2, 7/12, 2/3 и 3/4.
Для всех проверочных матриц, полученных на основе таблиц начальных значений проверочной матрицы, показанных на Фиг.125-128, минимальная циклическая длина, равна шести циклам, а цикл-4 отсутствует.
Кроме того, по мере уменьшения кодовой скорости r избыточность кода LDPC увеличивается, и, соответственно, улучшается (снижается) порог декодирующей способности при уменьшении кодовой скорости r.
На Фиг.130 представлена таблица, иллюстрирующая проверочную матрицу (для второго кода размером 4k, полученную на основе таблицы начальных значений проверочной матрицы) согласно Фиг.125-128.
В проверочной матрице второго кода размером 4k, аналогично случаю первого кода размером 4k, описанному со ссылками на Фиг.47 и 48, вес столбца устанавливают равным X для КХ столбцов, начиная с первого столбца, вес столбца устанавливают равным Y для следующих KY столбцов, вес столбца устанавливают равным двум для следующих (М-1) столбцов и вес столбца устанавливают равным единице для последнего столбца.
Здесь, КХ+KY+М-1+1 совпадает с длиной N=4320 бит рассматриваемого кода.
На Фиг.130 представлены числа КХ, KY и М столбцов и веса X и Y столбцов для второго кода размером 4k для каждой кодовой скорости r из ряда 1/2, 7/12, 2/3 и 3/4.
Для проверочной матрицы второго кода размером 4k, аналогично проверочной матрице, определенной в стандарте DVB-T.2 и описанной со ссылками на Фиг.12 и 13, или проверочной матрице первого кода размером 4k, чем ближе столбец располагается к передней стороне (левой стороне) матрицы, тем больше стремится быть вес этого столбца, и, соответственно, кодовый бит второго кода размером 4k, расположенный ближе к началу кода, стремится быть сильнее против ошибок (обладает устойчивостью против ошибок).
Фиг.131 представляет график, иллюстрирующий результат моделирования частоты BER, выполняемого для второго кода размером 4k.
При моделировании рассматривали канал связи (канал) с аддитивным белым гауссовским шумом (AWGN), в качестве режима модуляции использована двухуровневая фазовая манипуляция (BPSK), а число С повторений декодирования равно 50.
На Фиг.131 горизонтальная ось представляет отношение Es/No (отношение мощностей сигнал/шум в пересчете на один символ), а вертикальная ось представляет частоту BER.
Авторы настоящего изобретения проверили, что частота BER для второго кода размером 4k улучшается в большей степени, чем для первого кода размером 4k, при любой из следующих кодовых скоростей r - 1/2, 7/12, 2/3 и 3/4, вследствие чего применение второго кода размером 4k позволяет повысить устойчивость против ошибок. Процесс перестановок при использовании второго кода размером 4k Далее будет описан процесс перестановок (процесс перестановок в соответствии с новым режимом перестановок) в соответствии с правилом назначения, осуществляемый модулем 32 перестановок в передающем устройстве 11 (Фиг.7) в случае использования второго кода размером 4k с целью повышения устойчивости против ошибок.
Фиг.132 иллюстрирует группу кодовых бит и группу символьных бит в случае, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
В таком случае кодовые биты в количестве 4×2 (=mb) бит, считываемые из памяти 31, могут быть разбиты на три группы Gb1, Gb2 и Gb3 кодовых бит, как показано на виде А на Фиг.132, на основе различий по вероятности ошибок.
На виде А на Фиг.132 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты b1-b3 принадлежат группе Gb2 кодовых бит, и кодовые биты b4-b7 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.132, на основе различий по вероятности ошибок.
На виде В на Фиг.132 символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, у6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.133 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Правило назначения, показанное на Фиг.133, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy1, 2), (Gb2, Gy2, 1), (Gb3, Gy1, 1) и (Gb3, Gy2, 3).
Другими словами, в правиле назначения, показанном на Фиг.133, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy1, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, и согласно информации (Gb3, Gy2, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей.
Фиг.134 иллюстрирует пример перестановок кодовых бит согласно правилу назначения, показанному на Фиг.133.
Другими словами, вид А на Фиг.134 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.133, для случая, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
Если код LDPC представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 1/2, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов × направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.133, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.134, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y2;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.134 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.133, для случая, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 1/2, модулируют в формате 16 QAM, и множитель b равен двум.
Как представлено на виде В на Фиг.134, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.133, так что:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y1;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y6;
кодовый бит b4 символьному биту y2;
кодовый бит b5 символьному биту y5;
кодовый бит b6 символьному биту y7; и
кодовый бит b7 символьному биту y3.
Фиг.135 иллюстрирует группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на четыре группы кодовых бит Gb1, Gb2, Gb3 и Gb4, как показано на виде А на Фиг.135, на основе различий по вероятности ошибок.
На виде А на Фиг.135 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b3 принадлежат группе Gb2 кодовых бит, кодовый бит b4 принадлежит группе Gb3 кодовых бит и кодовые биты с b5 по b7 принадлежат группе Gb4 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.135, на основе различий по вероятности ошибок.
На виде В на Фиг.135 символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.136 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Правило назначения, показанное на Фиг.136, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy1, 2), (Gb2, Gy2, 1), (Gb3, Gy1, 1) и (Gb4, Gy2, 3).
Другими словами, в правиле назначения, показанном на Фиг.136, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy1, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1, для которой вероятность ошибки является наилучшей, и согласно информации (Gb4, Gy2, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей.
Фиг.137 иллюстрирует пример перестановок кодовых бит согласно правилу назначения, показанному на Фиг.136.
Другими словами, вид А на Фиг.137 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.136, для случая, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Если код LDPC представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 7/12, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов×направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.136, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.137, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y5;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.137 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.136, для случая, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 7/12, модулируют в формате 16 QAM, и множитель b равен двум.
Как представлено на виде В на Фиг.137, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.136, так что:
кодовый бит b0 назначают символьному биту y1;
кодовый бит b1 символьному биту y5;
кодовый бит b2 символьному биту y4;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y0;
кодовый бит b5 символьному биту y3;
кодовый бит b6 символьному биту y6; и
кодовый бит b7 символьному биту y7.
Фиг.138 иллюстрирует группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на четыре группы кодовых бит Gb1, Gb2, Gb3 и Gb4, как показано на виде А на Фиг.138, на основе различий по вероятности ошибок.
На виде А на Фиг.138 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b4 принадлежат группе Gb2 кодовых бит, кодовый бит b5 принадлежит группе Gb3 кодовых бит и кодовые биты b6 и b7 принадлежат группе Gb4 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.138, на основе различий по вероятности ошибок.
На виде В на Фиг.138 символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, у6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.139 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой второй код размером 4k, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Правило назначения, показанное на Фиг.139, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy1, 3), (Gb2, Gy2, 1), (Gb3, Gy2, 1) и (Gb4, Gy2, 2).
Другими словами, в правиле назначения, показанном на Фиг.139, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2 символьных бит, для которой вероятность ошибки является второй после наилучшей, согласно информации (Gb3, Gy2, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb4, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb4 кодовых бит, для которой вероятность ошибки является четвертой после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей,.
Фиг.140 иллюстрирует пример перестановок кодовых бит согласно правилу назначения, показанному на Фиг.139
Другими словами, вид А на Фиг.140 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.139, для случая, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Если код LDPC представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 2/3, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов×направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.139, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.140, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y5;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.140 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.139, для случая, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 2/3, модулируют в формате 16 QAM, и множитель b равен двум.
Как представлено на виде В на Фиг.140, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.139, так что:
кодовый бит b0 назначают символьному биту y4;
кодовый бит b1 символьному биту y0;
кодовый бит b2 символьному биту y1;
кодовый бит b3 символьному биту y7;
кодовый бит b4 символьному биту y5;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y2.
Фиг.141 иллюстрирует группы кодовых бит и группы символьных бит в случае, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
В этом случае кодовые биты в количестве 4×2 (=mb), считываемые из памяти 31, могут быть разбиты на три группы кодовых бит Gb1, Gb2 и Gb3, как показано на виде А на Фиг.141, на основе различий по вероятности ошибок.
На виде А на Фиг.141 кодовый бит b0 принадлежит группе Gb1 кодовых бит, кодовые биты с b1 по b5 принадлежат группе Gb2 кодовых бит и кодовые биты b6 и b7 принадлежат группе Gb3 кодовых бит.
Если в качестве режима модуляции использован режим 16 QAM и множитель b равен 2, символьные биты в количестве 4×2 (=mb) могут быть разбиты на две группы символьных бит Gy1 и Gy2, как показано на виде В на Фиг.141, на основе различий по вероятности ошибок.
На виде В на Фиг.141 символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных бит и символьные биты y2, y3, у6 и y7 принадлежат группе Gy2 символьных бит.
Фиг.142 иллюстрирует правило назначения в случае, когда код LDPC, представляющий собой второй код размером 4k, имеющий длину N кода, равную 4320 бит, и кодовую скорость, равную 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Правило назначения, показанное на Фиг.142, определяет следующую информацию о множестве групп: (Gb1, Gy1, 1), (Gb2, Gy1, 3), (Gb2, Gy2, 2) и (Gb3, Gy2, 2).
Другими словами, в правиле назначения, показанном на Фиг.142, согласно информации (Gb1, Gy1, 1) о множестве групп назначают один бит из совокупности кодовых бит, принадлежащих группе Gb1 кодовых бит, для которой вероятность ошибки является наилучшей, одному биту из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy1, 3) о множестве групп назначают три бита из совокупности кодовых бит, принадлежащих группе - Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, трем битам из совокупности символьных бит, принадлежащих группе Gy1 символьных бит, для которой вероятность ошибки является наилучшей, согласно информации (Gb2, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb2 кодовых бит, для которой вероятность ошибки является второй после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей, и согласно информации (Gb3, Gy2, 2) о множестве групп назначают два бита из совокупности кодовых бит, принадлежащих группе Gb3 кодовых бит, для которой вероятность ошибки является третьей после наилучшей, двум битам из совокупности символьных бит, принадлежащих группе Gy2, для которой вероятность ошибки является второй после наилучшей.
Фиг.143 иллюстрирует пример перестановок кодовых бит согласно правилу назначения, показанному на Фиг.142.
Другими словами, вид А на Фиг.143 иллюстрирует первый пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.142, для случая, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Если код LDPC представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 3/4, модулируют в формате 16 QAM и множитель b равен 2, в демультиплексоре 25 кодовые биты, записанные в памяти 31 в количестве (4320/(4×2))×(4×2) бит в направлении столбцов × направлении строк, считывают блоками размером 4×2 (=mb) бит в направлении строк и передают в модуль 32 перестановок (Фиг.18 и 19).
Модуль 32 перестановок осуществляет перестановки кодовых бит с b0 по b7 в количестве всего 4×2 (=mb) бит согласно правилу назначения, показанному на Фиг.142, так что кодовые биты с b0 по b7 в количестве 4×2 (=mb) бит, считываемые из памяти 31, назначают, например, как показано на виде А на Фиг.143, символьным битам с y0 по y7 в количестве 4×2 (=mb) бит из состава двух (=b) символов.
Другими словами, модуль 32 перестановок осуществляет процесс перестановок, в ходе которого:
кодовый бит b0 назначают символьному биту y0;
кодовый бит b1 символьному биту y4;
кодовый бит b2 символьному биту y5;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y1;
кодовый бит b5 символьному биту y6;
кодовый бит b6 символьному биту y3; и
кодовый бит b7 символьному биту y7.
Вид В на Фиг.143 иллюстрирует второй пример перестановки кодовых бит согласно правилу назначения, показанному на Фиг.142, для случая, когда код LDPC, представляющий собой второй код размером 4k, имеющий кодовую скорость, равную 3/4, модулируют в формате 16 QAM, и множитель b равен двум.
Как представлено на виде В на Фиг.143, модуль 32 перестановок осуществляет процесс перестановок для кодовых бит с b0 по b7 в количестве 4×2 (=mb) бит, считываемых из памяти 31, согласно правилу назначения, показанному на Фиг.142, так что:
кодовый бит b0 назначают символьному биту y1;
кодовый бит b1 символьному биту y0;
кодовый бит b2 символьному биту y5;
кодовый бит b3 символьному биту y2;
кодовый бит b4 символьному биту y4;
кодовый бит b5 символьному биту y3;
кодовый бит b6 символьному биту y7; и
кодовый бит b7 символьному биту y6.
Применительно к второму коду размером 4k путем осуществления процесса перестановок в соответствии с новым режимом перестановок, как описано выше, можно улучшить устойчивость против ошибок.
Кроме того, в качестве способа перестановок кодовых бит применительно к второму коду размером 4k в процессе перестановок, осуществляемом модулем 32 перестановок, другими словами, в качестве схемы назначения (схемы назначения бит) между кодовыми битами кода LDPC и символьными битами, представляющими некоторый символ, можно использовать произвольную схему назначения бит в соответствии с правилом назначения для каждого из вторых кодов размером 4k, имеющих отличные один от другого кодовые скорости.
Однако в случае, когда для каждого из вторых кодов размером 4k, имеющих отличные один от другого кодовые скорости, используют произвольную схему назначения бит согласно правилу назначения, необходимо инсталлировать такие схемы назначения бит, соответствующие ряду вторых кодов размером 4k, имеющих отличные один от другого кодовые скорости, в передающем устройстве 11, а также необходимо изменять (переключать) схему назначения бит для каждого кода LDPC, имеющего кодовую скорость, отличную от других.
Тем не менее, в соответствии с процессом перестановок, описанным со ссылками на Фиг.132-143, число схем назначения бит, инсталлируемых в передающем устройстве 11, можно уменьшить.
Другими словами, в соответствии с процессом перестановок, описанным со ссылками на Фиг.132-143, при использовании схемы назначения бит с целью назначения кодовых бит с b0 по b7 символьным битам y0, y4, y1, y6, y2, y5, y3 и y7, как показано на виде А на Фиг.132, для второго кода размером 4k, имеющего кодовую скорость 1/2, и при использовании схемы назначения бит с целью назначения кодовых бит с b0 по b7 символьным битам y0, y4, y5, y2, y1, y6, y3 и y7, как показано на видах А на Фиг.137, 140 и 143, для второго кода размером 4k, имеющего кодовые скорости, равные 7/12, 2/3 и 3/4, в передающем устройстве 11 можно инсталлировать только две схемы назначения бит.
Пример конфигурации приемного устройства 12
Фиг.144 представляет блок-схему, иллюстрирующую пример конфигурации приемного устройства 12, показанного на Фиг.7.
Модуль 151 обработки сигнала с ортогональным частотным уплотнением (OFDM) (работа в режиме OFDM) принимает OFDM-сигнал от передающего устройства 11 (Фиг.7) и осуществляет обработку OFDM-сигнала. Данные (символ), полученные модулем 151 обработки OFDM-сигнала, передают в модуль 152 управления кадрами (управление кадрами).
Модуль 152 управления кадрами осуществляет обработку (анализ кадров) кадра, составленного из символов, поступающих от модуля 151 обработки OFDM-сигнала, и передает символы целевых данных и символы данных управления, полученные в результате обработки, в модули 161 и 153 устранения перемежения по частоте.
Модуль 153 устранения перемежения по частоте устраняет перемежение по частоте применительно к символам, поступающим от модуля 152 управления кадрами, в единицах символов и передает данные, полученные в результате, на устройство 154 декодирования в формате QAM.
Это устройство 154 декодирования в формате QAM осуществляет ортогональную демодуляцию символов (символов, расположенных в сигнальных точках), поступающих от модуля 153 устранения перемежения по частоте путем обратного отображения (декодирования расположения сигнальных точек) символов и передачи данных (код LDPC), полученных в результате этого, в устройство 155 декодирования кода LDPC.
Устройство 155 декодирования кода LDPC осуществляет декодирование кода LDPC, поступающего от устройства 154 декодирования в формате QAM, и передает целевые данные кода LDPC (здесь, это код ВСН), полученные в результате, на устройство 156 декодирования кода ВСН.
Указанное устройство 156 декодирования кода ВСН осуществляет декодирование кода ВСН из состава целевых данных кода LDPC, поступающих от устройства 155 декодирования кода LDPC, и передает на выход данные управления (сигнализация), полученные в результате декодирования.
С другой стороны, модуль 161 устранения перемежения по частоте устраняет перемежение по частоте применительно к символам, поступающих от модуля 152 управления кадрами, в единицах символов и передает полученные в результате данные в устройство 162 декодирования в формате MISO/MIMO.
Это устройство 162 декодирования в формате MISO/MIMO осуществляет временное и пространственное декодирование данных (символ), поступающих от модуля 161 устранения перемежения по частоте, и передает полученные в результате данные в модуль 163 устранения перемежения по времени.
Указанный модуль 163 устранения перемежения по времени устраняет перемежение по времени, применительно к данным (символам), поступающим от устройства 162 декодирования в формате MISO/MIMO в единицах символов, и передает полученные в результате данные в устройство 164 декодирования в формате QAM.
Это устройство 164 декодирования в формате QAM осуществляет ортогональную демодуляцию символов (символов, расположенных в сигнальных точках) поступающих от модуля 163 устранения перемежения по времени, посредством обратного отображения (декодирование расположения сигнальных точек) символов и передает данные (символы), полученные в результате, в устройство 165 устранения перемежения бит.
Указанное устройство 165 устранения перемежения бит устраняет перемежение бит данных (символов), поступающих от устройства 164 декодирования в формате QAM, и передает код LDPC, полученный в результате, в устройство 166 декодирования кода LDPC.
Это устройство 166 декодирования кода LDPC осуществляет декодирование кода LDPC, поступающего от устройства 165 устранения перемежения бит, и передает полученные в результате целевые данные кода LDPC (здесь, код ВСН) на устройство 167 декодирования кода ВСН.
Указанное устройство 167 декодирования кода ВСН осуществляет декодирование кода ВСН из состава целевых данных кода LDPC, поступающих от устройства 155 декодирования кода LDPC, и передает полученные в результате данные на ВВ дескремблер 168.
Этот ВВ дескремблер 168 осуществляет процесс рассеяния энергии по диапазону применительно к данным, поступающим от устройства 167 декодирования кода ВСН, и передает полученные в результате данные на модуль 169 устранения нулей.
Указанный модуль 169 устранения нулей стирает нули, вставленные модулем 112 заполнения нулями, показанным на Фиг.8, из состава данных, поступающих от ВВ дескремблера 168, и передает полученные в результате данные на демультиплексор 170.
Этот демультиплексор 170 выделяет один или несколько потоков (целевые данные), мультиплексированные в составе данных, поступающих от модуля 169 устранения нулей, и передает выделенные потоки на выход в качестве выходных потоков.
Фиг.145 представляет собой блок-схему, иллюстрирующую пример конфигурации устройства 165 устранения перемежения бит, показанного на Фиг.144.
Это устройство 165 устранения перемежения бит конфигурировано в составе мультиплексора (MUX) 54 и устройства 55 устранения спирального перемежения столбцов и осуществляет устранение перемежения символьных бит (бит), образующих символы, поступающие от устройства 164 декодирования в формате QAM (Фиг.144).
Другими словами, мультиплексор 54, применительно к символьным битам, образующим символ, поступающий от устройства 164 декодирования в формате QAM, осуществляет процесс обратных перестановок (процесс, обратный процессу перестановок), соответствующий процессу перестановок, осуществляемому демультиплексором 25, показанным на Фиг.9, иными словами, процесс обратных перестановок, в ходе которого кодовые биты (символьные бит) кода LDPC, позиции которых были изменены в результате процесса перестановок, возвращаются в исходные позиции, и передает полученный в результате код LDPC на устройство 55 устранения спирального перемежения столбцов.
Указанное устройство 55 устранения спирального перемежения столбцов применительно к коду LDPC, поступающему от мультиплексора 54, устраняет спиральное перемежение столбцов (процесс, обратный спиральному перемежению столбцов) в соответствии с выполненным ранее спиральным перемежением столбцов в виде процесса изменения расположения строк, осуществленным модулем 24 спирального перемежения столбцов, показанным на Фиг.9, иными словами, выполняет, например, устранение спирального перемежения столбцов в качестве процесса обратной сортировки, в ходе которого кодовые биты кода LDPC, строки которого были изменены путем спирального перемежения столбцов как процесса сортировки, возвращаются к исходному расположению.
Более конкретно, устройство 55 устранения спирального перемежения столбцов записывает кодовые биты кода LDPC в память для устранения перемежения, конфигурированную аналогично памяти 31, показанной на Фиг.24, или другому подобному устройству хранения, и затем считывает эти кодовые биты, устраняя тем самым спиральное перемежение столбцов.
Однако в устройстве 55 устранения спирального перемежения столбцов запись кодовых бит осуществляется в память для устранения перемежения в направлении строк с использованием адреса, по которому происходило считывание кодовых бит из памяти 31, в качестве адреса записи. Кроме того, считывание кодовых бит осуществляется в направлении столбцоз памяти для устранения перемежения с использованием адреса, по которому происходила запись кодовых бит в память 31, в качестве адреса считывания.
Код LDPC, полученный в результате устранения спирального перемежения столбцов, поступает от устройства 55 устранения спирального перемежения столбцов на устройство 166 декодирования кода LDPC.
Здесь, хотя процедуры перемежения четности и спирального перемежения столбцов и процесс перестановок, были выполнены в этом порядке применительно к коду LDPC, поступающему от устройства 164 декодирования в формате QAM в устройство 165 устранения перемежения бит, в этом устройстве 165 устранения перемежения бит осуществляют только процесс обратных перестановок, соответствующий процессу перестановок, и процедуру устранения спирального перемежения столбцов, соответствующая выполненному ранее спиральному перемежению столбцов, а процедура устранения перемежения четности (процедура, обратная перемежению четности), соответствующая перемежению четности, иными словами, устранение перемежения четности, в ходе которого кодовые биты кода LDPC, расположение строк которого было изменено в результате перемежения четности, возвращается к исходному расположению строк, не выполняется.
Следовательно, из устройства 165 устранения перемежения бит (устройства 55 устранения спирального перемежения столбцов в его составе) в устройство 166 декодирования кода LDPC поступает код LDPC, для которого выполнены процесс обратных перестановок и процедура устранения спирального перемежения столбцов, но процедура устранения перемежения четности выполнена не была.
Устройство 166 декодирования кода LDPC осуществляет декодирование кода LDPC, поступающего от устройства 165 устранения перемежения бит, с использованием преобразованной проверочной матрицы, полученной путем по меньшей мере выполнения процедуры перестановки столбцов, соответствующей перемежению четности, применительно к проверочной матрице Н, применяемой в устройстве 115 кодирования в коде LDPC, показанном на Фиг.8, в процессе кодирования в коде LDPC, и передает данные, полученные в результате такого декодирования, в качестве результата декодирования целевых данных для кода LDPC.
Фиг.146 представляет логическую схему процесса, осуществляемого устройством 164 декодирования в формате QAM, устройством 165 устранения перемежения бит и устройством 166 декодирования кода LDPC, показанными на Фиг.145.
На этапе S111 устройство 164 декодирования в формате QAM осуществляет ортогональную демодуляцию путем обратного отображения символа (символа, отображенного в сигнальную точку), поступающего от модуля 163 устранения перемежения по времени, и передает данные, полученное в результате, в устройство 165 устранения перемежения бит, после чего процесс переходит к этапу S112.
На этапе S112 устройство 165 устранения перемежения бит осуществляет устранение перемежения (устранение перемежения бит) символьных бит, образующих символ, поступивший от устройства 164 декодирования в формате QAM, после чего процесс переходит к этапу S113.
Другими словами, на этапе S112 в устройстве 165 устранения перемежения бит, мультиплексор 54 осуществляет процесс обратных перестановок применительно к символьным битам, образующим символ, поступающий от устройства 164 декодирования в формате QAM, в качестве цели и передает кодовые биты кода LDPC, полученные в результате этого этапа, в устройство 55 устранения спирального перемежения столбцов.
Устройство 55 устранения спирального перемежения столбцов устраняет это спиральное перемежение столбцов в коде LDPC, поступающем от мультиплексора 54, в качестве цели и передает полученный в результате код LDPC в устройство 166 декодирования кода LDPC.
На этапе S113 устройство 166 декодирования кода LDPC осуществляет декодирование кода LDPC, поступающего от устройства 55 устранения спирального перемежения столбцов, с использованием преобразованной проверочной матрицы, полученной путем перестановки строк, соответствующей перемежению четности, в проверочной матрице Н, использованной в процессе кодирования в коде LDPC, выполненном устройством 115 кодирования в коде LDPC, показанным на Фиг.8, и передает данные, полученные в результате декодирования, в устройство 167 декодирования кода ВСН в качестве результата декодирования целевых данных кода LDPC.
Кроме того, хотя, как показано на Фиг.145, аналогично случаю, представленному на Фиг.9, для удобства описания мультиплексор 54, осуществляющий процесс обратных перестановок, и устройство 55 устранения спирального перемежения столбцов, устраняющее спиральное перемежение столбцов, конфигурированы в виде отдельных устройств, эти мультиплексор 54 и устройство 55 устранения спирального перемежения столбцов могут быть выполнены заодно.
Кроме того, если в устройстве 116 перемежения бит, показанном на Фиг.9, спиральное перемежение столбцов выполнено не было, то в устройстве 165 устранения перемежения бит, изображенном на Фиг.145, устройство 55 устранения спирального перемежения столбцов уже не является необходимым.
Далее будет описано декодирование кода LDPC, осуществляемое в устройстве 166 декодирования кода LDPC, показанном на Фиг.144.
Как описано выше, в устройстве 166 декодирования кода LDPC, показанном на Фиг.144, осуществляют процесс обратных перестановок и процедуру устранения спирального перемежения столбцов в устройстве 55 устранения спирального перемежения столбцов и выполняют декодирование кода LDPC, для которого устранение перемежения четности произведено не было, с использованием преобразованной проверочной матрицы, полученной путем по меньшей мере перестановки строк, соответствующей перемежению четности, в проверочной матрице Н, использованной в процессе кодирования в коде LDPC в устройстве 115 кодирования в коде LDPC, показанном на Фиг.8.
Здесь, был предложен способ декодирования кода LDPC, способный уменьшить размеры схемы и снизить рабочую частоту до диапазона, в котором это можно с успехом реализовать, путем осуществления декодирования кода LDPC с использованием преобразованной проверочной матрицы (см., например, заявку Японии JP 4224777 В2).
Таким образом, сначала предложенный способ декодирования кода LDPC с использованием преобразованной проверочной матрицы будет описано со ссылками на Фиг.147- 150.
Фиг.147 представляет таблицу, иллюстрирующую пример проверочной матрицы Н для кода LDPC, имеющего длину N кода, равную 90, и кодовую скорость, равную 2/3.
На Фиг.147 (аналогично случаю, показанному на Фиг.148 и 149, которые будут описаны позднее) нули "0" обозначены точками ("·").
В проверочной матрице Н, показанной на Фиг.147, матрица контроля четности имеет лестничную структуру.
Фиг.148 иллюстрирует проверочную матрицу Н', полученную путем перестановки строк согласно Уравнению (11) и перестановки столбцов согласно Уравнению (12) в проверочной матрице Н, показанной на Фиг.147.
Здесь, в Уравнениях (11) и (12), s, t, x и y представляют собой целые числа в диапазонах, соответственно 0≤s<5, 0≤t<6, 0≤x<5 и 0≤t<6.
В соответствии с Уравнением (11) перестановка строк осуществлена таким образом, что строки 1-я, 7-я, 13-я, 19-я и 25-я, номера которых дают в остатке 1 при делении на 6, заменяют 1-ю, 2-ю, 3-ю, 4-ю и 5-ю строки, а строки 2-я, 8-я, 14-я, 20-я и 26-я, номера которых дают в остатке 2 при делении на 6, заменяют 6-ю, 7-ю, 8-ю, 9-ю и 10-ю строки.
Кроме того, в соответствии с Уравнением (12) перестановка столбцов осуществляется таким образом, что столбцы 61-й, 67-й, 73-ий, 79-й и 85-й, номера которых дают в остатке 1 при делении на 6, заменяют 61-й, 62-й, 63-ий, 64-й и 65-й столбцы, а столбцы 62-й, 68-й, 74-й, 80-й и 86-й, номера которых дают в остатке 2 при делении на 6, заменяют 66-й, 67-й, 68-й, 69-й и 70-й столбцы применительно к 61-му и последующим столбцам (матрица контроля четности).
При таком подходе, матрица, полученная путем перестановки строк и перестановки столбцов в проверочной матрице Н, изображенной на Фиг.147, представляет собой проверочную матрицу Н', показанную на Фиг.148.
Здесь, даже перестановка строк в проверочной матрице Н не влияет на расположение кодовых бит в коде LDPC.
Кроме того, перестановка столбцов согласно Уравнению (12) соответствует перемежению четности, в ходе которого (К+qx+y+1)-й кодовый бит перемещают в позицию (К+Py+х+1)-го кодового бита, где длина К информации равно 60, число P единичных столбцов в циклической структуре равно 5 и делитель q (=М/Р) длины М четности (здесь, 30) равен 6.
Когда проверочную матрицу (в дальнейшем именуемую, где это подходит, преобразованной проверочной матрицей) Н', показанную на Фиг.148, умножают на код LDPC, соответствующий показанной на Фиг.147 проверочной матрице (в дальнейшем именуемой исходной проверочной матрицей) Н, в которой выполнена перестановка столбцов согласно Уравнению (12), на выходе получается нулевой вектор. Другими словами, если вектор-строку, полученный путем выполнения перестановки столбцов согласно Уравнению (12) применительно к вектору-строке с в качестве кода LDPC (одно кодовое слово) в соответствии с исходной проверочной матрицей Н, обозначить как с', тогда исходя из указанного свойства проверочной матрицы, произведение HcT становится равным нулевому вектору, и, следовательно, становится очевидно, что произведение H'c'T становится нулевым вектором тоже.
Как описано выше, преобразованная проверочная матрица Н', показанная на Фиг.148, представляет собой проверочную матрицу для кода LDPC с', полученного путем осуществления перестановки столбцов согласно Уравнению (12) применительно к коду LDPC с, полученному с использованием исходной проверочной матрицы Н.
Следовательно, путем выполнения перестановки столбцов согласно уравнению (12) в коде LDPC с, соответствующем исходной проверочной матрице Н, декодирование (декодирование кода LDPC) соответствующего кода LDPC с' после перестановки столбцов с использованием преобразованной проверочной матрицы Н', показанной на Фиг.148, и осуществления обратной перестановки строк согласно Уравнению (12) применительно к результату декодирования, можно получить такой же результат декодирования, как в случае, когда код LDPC, соответствующий исходной проверочной матрице Н, декодируют с использованием этой проверочной матрицы Н.
Фиг.149 иллюстрирует преобразованную проверочную матрицу Н', показанную на Фиг.148, в виде системы с единичными матрицами размером 5×5.
На Фиг.149 преобразованная проверочная матрица Н' представлена в виде сочетания единичной матрицы размером 5×5, матрицы (далее именуемая квазиединичной матрицей, где это подходит), полученной путем присвоения одной или нескольким единицам 1 в составе единичной матрицы нулевого значения, матрицы (далее именуемой смещенной матрицей, где это подходит), полученной путем циклического сдвига единичной матрицы или квазиединичной матрицы, суммы (далее именуемой суммарной матрицей, где это подходит) двух или более из совокупности единичной матрицы, квазиединичной матрицы, смещенной матрицы и 0-матрицы размером 5x5.
Преобразованную проверочную матрицу Н', показанную на Фиг.149, можно рассматривать, как конфигурированную посредством единичных матриц размером 5x5, квазиединичных матриц, смещенных матриц, суммарных матриц и 0-матриц. Следовательно, в дальнейшем такие матрицы размером 5×5, составляющие преобразованную проверочную матрицу Н', именуются матрицами-составляющими, где это подходит.
Для декодирования кода LDPC, соответствующего проверочной матрице, представленной в виде матрицы-составляющей размером Р×Р, может быть использована архитектура, в которой вычисления для Р проверочных вершин, и вычисления для символьных вершин выполняются одновременно.
Фиг.150 представляет блок-схему, иллюстрирующую пример конфигурации устройства декодирования, осуществляющую такой процесс декодирования.
Другими словами, Фиг.150 иллюстрирует пример конфигурации устройства декодирования кода LDPC с использованием показанной на Фиг.149 преобразованной проверочной матрицы Н', полученной путем осуществления перестановки столбцов согласно Уравнению (12) применительно в исходной проверочной матрице Н, изображенной на Фиг.147.
Устройство декодирования, изображенное на Фиг.150, конфигурировано в составе устройства 300 хранения данных, образованного шестью устройствами с 3001 по 3006 хранения обратного магазинного типа (стеками) FIFO, селектора 301, выбирающего один из стеков FIFO с 3001 по 3006, модуля 302 вычислений для проверочных вершин, двух схем 303 и 308 циклического сдвига, устройства 304 хранения данных ветвей, образованного 18 стеками FIFO с 3041 по 30418, селектора 305, выбирающего один из стеков FIFO с 3041 по 30418, устройства 306 хранения данных приема, сохраняющего принятые данные, модуля 307 вычислений для символьных вершин, модуля 309 вычислений декодированных слов, модуля 310 реорганизации принимаемых данных и модуля 311 реорганизации декодированных данных.
Сначала будет описан способ сохранения данных в устройствах 300 и 304 хранения данных ветвей.
Устройство 300 хранения данных ветвей конфигурировано в составе шести стеков FIFO с 3001 по 3006 соответственно числу, полученному путем деления числа 30 строк в преобразованной проверочной матрице Н', показанной на Фиг.149, на число 5 строк в матрице-составляющей. Стек FIFO 300у (у=1, 2, 6) конфигурирован в составе областей памяти из нескольких ступеней, а сообщения, соответствующие пяти ветвям, что соответствует числу строк и числу столбцов в матрице-составляющей, может быть прочитано или записано одновременно из/в область памяти каждой ступени. Кроме того, число ступеней в области памяти стека FIFO 300y установлено равным 9, иными словами максимальному значению числа единиц 1 (вес Хэмминга) в преобразованной проверочной матрице, изображенной на Фиг.149, в направлении строк.
В стеке FIFO 3001 данные (сообщения vi, поступившие от символьных вершин), соответствующие позициям единиц 1 в строках с первой по пятую преобразованной проверочной матрицы FT, показанной на Фиг.149, сохраняют в форме заполнения каждой строки в горизонтальном направлении (0 игнорируют). Другими словами, Если позицию на пересечении j-й строки и i-го столбца обозначить (j, i), то в области памяти первой ступени стека FIFO 3001 сохраняют данные, соответствующие позициям единиц 1 в единичной матрице размером 5×5, с (1, 1) по (5, 5) в преобразованной проверочной матрице FT. В области памяти второй ступени сохраняют данные, соответствующие позициям единиц 1 в смещенной матрице (смещенная матрица, полученная путем циклического сдвига единичной матрицы размером 5×5 вправо на 3) с (1, 21) по (5, 25) в преобразованной проверочной матрице FT. Кроме того, в областях памяти ступеней с третьей по восьмую данные, аналогично, сохраняют в соответствии с преобразованной проверочной матрицей FT. В областях памяти девятой ступени сохраняют данные, соответствующие позициям единиц 1 в смещенной матрице (смещенная матрица, полученная путем замены единиц 1 в первой строке единичной матрицы размером 5×5 нулями 0 и циклического сдвига результирующей матрицы влево на единицу) с (1, 86) по (5, 90) в преобразованной проверочной матрице FT.
В стеке FIFO 3002 сохраняют данные, соответствующие позициям единиц (1) в строках с шестой по десятую преобразованной проверочной матрицы Н', показанной на Фиг.149. Другими словами, в области памяти первой ступени стека FIFO 3002 сохраняют данные, соответствующие позициям единиц 1 в первой смещенной матрице из состава суммарной матрицы (суммарная матрица представляет собой сумму первой смещенной матрицы, полученной путем циклического сдвига единичной матрицы размером 5×5 вправо на единицу, и второй смещенной матрицы, полученной путем циклического сдвига единичной матрицы вправо на два) с (6, 1) по (10, 5) в преобразованной проверочной матрице Н'. Кроме того, в области памяти второй ступени сохраняют данные, соответствующие позициям единиц 1 в указанной второй смещенной матрице, составляющей суммарную матрицу, с (6, 1) по (10, 5) в преобразованной проверочной матрице Н'.
Другими словами, для матрицы-составляющей с весом два или более, когда эта матрица-составляющая представлена в виде суммы нескольких слагаемых, таких как единичная матрица размером Р×Р, вес которой равен 1, квазиединичная матрица, в которой один или несколько единичных элементов 1 единичной матрицы заданы равными 0, или смещенная матрица, полученная путем циклического сдвига единичной матрицы или квазиединичной матрицы, данные (сообщения, соответствующие ветвям, принадлежащим единичной матрице, квазиединичной матрице или смещенной матрице), соответствующие позициям единиц (1) в единичной матрице с весом 1, квазиединичной матрице или смещенной матрице, сохраняют по одному и тому же адресу (в одном и том же стеке FIFO из совокупности стеков FIFO с 3001 по 3006).
В последующем, также в областях памяти ступеней с третьей по девятую данные сохраняют в соответствии с преобразованной проверочной матрицей Н'.
Более того, в стеках FIFO с 3003 по 3006 данные аналогично сохраняют в соответствии с преобразованной проверочной матрицей Н'.
Устройство 304 хранения данных ветвей конфигурировано в составе 18 стеков FIFO с 3041 по 30418, что соответствует числу, полученному в результате деления числа столбцов преобразованной проверочной матрицы Н', равного 90, на 5, иными словами на число столбцов матрицы-составляющей. Стек FIFO 304х (х=1,2, -, 18) конфигурирован в составе областей памяти из нескольких ступеней, а сообщения, соответствующие пяти ветвям, что соответствует числу строк и числу столбцов в преобразованной матрице-составляющей Н', может быть прочитано или записано одновременно из/в область памяти каждой ступени в одно и то же время.
В стеке FIFO 3041 данные (сообщения uj из проверочных вершин), соответствующие позициям единиц 1 в строках с первой по пятую в преобразованной проверочной матрице Н', показанной на Фиг.149, сохраняют в форме заполнения каждой строки в вертикальном направлении (0 игнорируют). Другими словами, в области памяти первой ступени стека FIFO 3041 сохраняют данные, соответствующие позициям единиц 1 в единичной матрице размером 5×5 с (1,1) по (5,5) в преобразованной проверочной матрице Н'. В области памяти второй ступени сохраняют данные, соответствующие позициям единиц 1 в первой смещенной матрице из состава суммарной матрицы (суммарная матрица представляет собой сумму первой смещенной матрицы, полученной посредством сдвига единичной матрицы размером 5×5 вправо на единицу, и второй смещенной матрицы, полученной путем сдвига указанной единичной матрицы вправо на два) с (6, 1) по (10, 5) в преобразованной проверочной матрице Н'. Кроме того, в области памяти третьей ступени сохраняют данные, соответствующие позициям единиц 1 во второй смещенной матрицы из состава суммарной матрицы, с (6, 1) по (10, 5) в преобразованной проверочной матрице Н'.
Другими словами, для матрицы-составляющей с весом два или более, когда эта матрица-составляющая представлена в виде суммы нескольких слагаемых, таких как единичная матрица размером Р×Р, вес которой равен 1, квазиединичная матрица, в которой один или несколько единичных элементов 1 единичной матрицы заданы равными О, или смещенная матрица, полученная путем циклического сдвига единичной матрицы или квазиединичной матрицы, данные (сообщения, соответствующие ветвям, принадлежащим единичной матрице, квазиединичной матрице или смещенной матрице), соответствующие позициям единиц 1 в единичной матрице с весом 1, квазиединичной матрице или смещенной матрице, сохраняют по одному и тому же адресу (в одном и том же стеке FIFO из совокупности стеков FIFO с 3041 по 30418).
В последующем, в областях памяти четвертой и пятой ступеней данные также сохраняют в соответствии с преобразованной проверочной матрицей Н'. Число ступеней в области памяти стека FIFO 3041 задают равным 5, иными словами максимальной величине числа единиц 1 (вес Хэмминга) в столбцах с первого по пятый в преобразованной проверочной матрице FT.
Кроме того, в стеках FIFO 3042 и 304з данные аналогичным образом хранятся в соответствии с преобразованной проверочной матрицей FT, и длина каждого стека (число ступеней) равна 5. В стеках FIFO с 3044 по 30412 данные аналогичным образом хранятся в соответствии с преобразованной проверочной матрицей Н', длина каждого стека равна 3. В стеках FIFO с 30413 по 30418 данные аналогичным образом хранятся в соответствии с преобразованной проверочной матрицей Н', длина каждого стека равна 2.
Далее, будет описана работа устройства декодирования, показанного на Фиг.150.
Устройство 300 хранения данных ветвей конфигурировано в составе шести стеков FIFO с 3001 по 3006 и выбирает стек FIFO для сохранения данных из совокупности стеков FIFO с 3001 по 3006 на основе информации (данные матрицы) D312 относительно строки преобразованной проверочной матрицы Н', которой принадлежат пять сообщений D311, поступающих от схемы 308 циклического сдвига из предыдущей ступени, и последовательно сохраняет все эти пять сообщений D311 в выбранном стеке FIFO. Кроме того, при считывании данных устройство 300 хранения данных ветвей последовательно считывает пять сообщений D3001 из стека FIFO 3001 и передает прочитанные сообщения селектору 301 следующей ступени. После завершения считывания сообщений из стека FIFO 3001 устройство хранения 300 данных ветвей последовательно считывает сообщения также из стеков FIFO с 3002 по 3006 и передает прочитанные сообщения в селектор 301.
Селектор 301 выбирает пять сообщений из стека FIFO, из которого считывают текущие данные в совокупности стеков FIFO с 3001 по 3006, в соответствии с сигналом D301 выбора и передает выбранные сообщения на модуль 302 вычислений для проверочных вершин в качестве сообщений D302.
Этот модуль 302 вычислений для проверочных вершин конфигурирован в составе пяти вычислителей с 302i по 302s для проверочных вершин и осуществляет такие вычисления для проверочных вершин на основе Уравнения (7) с использованием сообщений D302 (с D3021 по D3025) (сообщение vi, представленное в Уравнении (7)), поступающих через селектор 301, и передает пять сообщений D303 (с D3031 по D3035) (сообщение uj, представленное в Уравнении (7)), полученных в результате вычислений для проверочных вершин, в схему 303 циклического сдвига.
Схема 303 циклического сдвига осуществляет циклический сдвиг пяти сообщений с D3031 по D3035, полученных модулем 302 вычислений для проверочных вершин на основе информации (данные матрицы) D305, на число циклических сдвигов, выполняемых для единичной матрицы, являющейся источником для преобразованной проверочной матрицы Н', для соответствующей ветви и передает результат сдвига в устройство 304 хранения данных ветвей в виде сообщений D304.
Это устройство 304 хранения данных ветвей конфигурировано в составе 18 стеков FIFO с 3041 по 30418 и выбирает стек FIFO для сохранения данных из совокупности стеков FIFO с 3041 по 30418 на основе информации D305 о строке преобразованной проверочной матрицы Н', которой принадлежат пять сообщений D304, поступающих от схемы 303 циклического сдвига предыдущей ступени, и последовательно сохраняет все эти пять сообщений D304 в выбранном стеке FIFO. Кроме того, при считывании данных устройство хранения 304 данных ветвей последовательно считывает пять сообщений D3061 из стека FIFO 3041 и передает прочитанные сообщения селектору 305 следующей ступени. После завершения считывания сообщений из стека FIFO 3041 устройство хранения 304 данных ветвей последовательно считывает сообщения также из стеков FIFO с 3042 по 30418 и передает прочитанные сообщения в селектор 305.
Селектор 305 выбирает пять сообщений из стека FIFO, из которого считывают текущие данные в совокупности стеков FIFO с 3041 по 30418, в соответствии с сигналом D307 выбора и передает выбранные сообщения в модуль 307 вычислений для символьных вершин и модуль 309 вычислений декодированных слов в качестве сообщения D308.
При этом модуль 310 реорганизации принимаемых данных осуществляет реорганизацию кода LDPC D313, принятого по каналу связи, посредством осуществления перестановок столбцов согласно Уравнению (12) и передает полученные в результате данные в устройство 306 хранения данных приема в качестве данных D314 приема. Это устройство 306 хранения данных приема вычисляет отношение LLR (логарифмическое отношение правдоподобия) при приеме на основе данных D314 приема, поступающих от модуля 310 реорганизации принимаемых данных, сохраняет отношение LLR при приеме и передает значения пяти таких отношений LLR при приеме в модуль 307 вычислений для символьных вершин и модуль 309 вычислений декодированных слов в качестве величины D309 приема.
Модуль 307 вычислений для символьных вершин конфигурирован в составе пяти вычислителей с 3071 по 3075 для символьных вершин и осуществляет вычисления для символьных вершин на основе Уравнения (1) с использованием сообщений D308 (с D3081 по D3085) (сообщение uj, представленное в Уравнении (1)), поступающих через селектор 305, и пяти величин D309 приема (величина u0i приема, представленная в Уравнении (1)), поступающих от устройства хранения 306 данных приема, и передает сообщения D310 (с D3101 по D3105) (сообщение vj, представленное в Уравнении (1)), полученные в результате вычислений, в схему 308 циклического сдвига.
Схема 308 циклического сдвига осуществляет циклический сдвиг сообщений с D3101 по D3105, вычисленных последовательно посредством модуля 307 вычислений для символьных вершин, на основе информации о числе циклов сдвига, производимых для единичной матрицы, являющейся источником преобразованной проверочной матрицы Н', для соответствующей ветви и передает результаты сдвига в устройство хранения 300 данных ветвей в качестве сообщения D311.
В результате выполнения описанных выше операций в одном цикле происходит однократное декодирование кода LDPC. После выполнения декодирования кода LDPC заданное число раз устройство декодирования, показанное на Фиг.150, получает окончательный результат декодирования с использованием модуля 309 вычислений декодированных слов и модуля 311 реорганизации декодированных данных и передает этот результат на выход.
Другими словами, указанный модуль 309 вычислений декодированных слов конфигурирован в составе пяти вычислителей с 3091 по 3095 декодированных слов и вычисляет результат декодирования (декодированное слово) на основе Уравнения (5) в качестве финального этапа многократного декодирования с использованием пяти сообщений D308 (с D3081 по D3085) (сообщение uj, представленное в Уравнении (5)) и пяти величин D309 приема (величина приема, представленная в Уравнении (5)), поступающих от устройства хранения 306 данных приема, и передает полученные в результате вычислений декодированные данные D315 в модуль 311 реорганизации декодированных данных.
Указанный модуль 311 реорганизации декодированных данных изменяет последовательность декодированных данных D315, поступающих от модуля 309 вычислений декодированных слов, в качестве цели путем выполнения процедуры обратной перестановки по отношению к перестановке столбцов, показанной в Уравнении (12), для декодированных данных и передает полученные в результате данные на выход в качестве окончательного результата D316 декодирования.
Как описано выше, в результате выполнения одной или обеих операций - перестановки строк и перестановки столбцов, применительно к проверочной матрице (исходная проверочная матрица) эта проверочная матрица преобразуется в сочетание единичной матрицы размером Р×Р, квазиединичной матрицы, в которой один или несколько единичных 1 элементов единичной матрицы заданы равными 0, смещенной матрицы, полученной путем циклического сдвига единичной матрицы или квазиединичной матрицы, суммарной матрицы, представляющей собой сумму нескольких матриц из совокупности единичной матрицы, квазиединичной матрицы или смещенной матрицы плюс 0-матрица размером Р×Р, другими словами в проверочную матрицу (преобразованную проверочную матрицу), которая может быть представлена в виде сочетания матриц-составляющих, и, соответственно, может быть использована архитектура, позволяющая одновременно осуществлять вычисления для Р проверочных вершин и вычисления для Р символьных вершин в процессе декодирования кода LDPC. Соответственно, путем одновременного осуществления вычислений для Р вершин можно уменьшить рабочую частоту до реализуемого диапазона и, следовательно, выполнить несколько повторяющихся процедур декодирования.
Устройство 166 декодирования кода LDPC из состава приемного устройства 12, представленного на Фиг.144, аналогично устройству декодирования, показанному на Фиг.150, одновременно производит вычисления для Р проверочных вершин и Р символьных вершин, тем самым осуществляя декодирование кода LDPC.
Для упрощения описания, когда проверочная матрица для кода LDPC с выхода устройства 115 кодирования в коде LDPC из состава передающего устройства 11, изображенного на Фиг.8, представляет собой, например, проверочную матрицу Н, показанную на Фиг.147, где матрица контроля четности имеет лестничную структуру, в модуле 23 перемежения четности из состава передающего устройства 11 осуществляют перемежение четности, в ходе которого (К+qx+y+1)-й кодовый бит перемещают в позицию (K+Py+х+1)-го кодового бита, при длине К информации, равной 60, числе Р единичных столбцов, равном 5, и делителе q (=М/Р) длины М четности, равном 6.
Поскольку такое перемежение четности, как описано выше, соответствует перестановке столбцов согласно Уравнению (12), устройство 166 декодирования кода LDPC не должно осуществлять перестановку столбцов согласно Уравнению (12).
Соответственно, приемное устройство 12, изображенное на Фиг.144, осуществляет, как описано выше, процедуру, аналогичную процедуре в устройстве декодирования, показанном на Фиг.150, за исключением того, что код LDPC, для которого перемежение четности не выполнялось, иными словами код LDPC в состоянии, в котором была выполнена перестановка строк согласно Уравнению (12), передают в устройство 166 декодирования кода LDPC из устройства 55 устранения спирального перемежения столбцов, а устройство 166 декодирования кода LDPC не осуществляет перестановки столбцов согласно Уравнению (12).
Другими словами, на Фиг.151 представлен пример конфигурации устройства 166 декодирования кода LDPC, показанного на Фиг.144.
Как показано на Фиг.151, устройство 166 декодирования кода LDPC конфигурировано аналогично устройству декодирования, представленному на Фиг.150, за исключением того, что отсутствует изображенный на Фиг.150 модуль 310 реорганизации принимаемых данных и осуществляет такую же процедуру, как устройство декодирования, представленное на Фиг.150, за исключением того, что перестановка столбцов согласно Уравнению (12) не производится и, таким образом, описание этой перестановки приведено не будет.
Как указано выше, поскольку устройство 166 декодирования кода LDPC может быть конфигурировано без применения модуля 310 реорганизации принимаемых данных, размеры такого устройства 166 могут быть меньше размеров устройства декодирования, изображенного на Фиг.150.
Хотя, для удобства описания применительно к Фиг.147-151 принято, что длина N кода LDPC задана равной 90, длина К информации равна 60, число Р (число строк и число столбцов в матрице-составляющей) единичных столбцов в циклической структуре равно 5 и делитель q (=М/Р) длины М четности равен 6, возможные величины длины N кода, длины К информации, числа Р единичных столбцов в циклической структуре и делителя q (=М/Р) не ограничиваются приведенными выше значениями.
Другими словами, в передающем устройстве 11, представленном на Фиг.8, хотя устройство 115 кодирования в коде LDPC передает на выход, например, код LDPC, имеющий длину N кода, равную 64800, 16200 или 4320, длину К информации, равную N-Pq (=N-М), число Р единичных столбцов в циклической структуре, равное 360 или 72, и делитель q, равный М/Р, указанное устройство 166 декодирования кода LDPC, показанное на Фиг.151, может быть применено также в случае, когда декодирование такого кода LDPC в качестве цели осуществляется посредством одновременного выполнения вычисления для Р проверочных вершин и вычислений для Р символьных вершин.
Фиг.152 представляет диаграмму, иллюстрирующую процесс, выполняемый мультиплексором 54, входящим в состав устройства 165 устранения перемежения бит, показанного на Фиг.145.
Другими словами, на виде А на Фиг.152 представлен пример функциональной конфигурации мультиплексора 54.
Этот мультиплексор 54 конфигурирован в составе модуля 1001 обратных перестановок и памяти 1002.
Указанный мультиплексор 54 применительно к символьным битам, образующим символ, поступающий от устройства 164 декодирования в формате QAM предыдущей ступени, осуществляет процесс обратных перестановок (процесс, обратный процессу перестановок), соответствующий процессу перестановок, выполняемому демультиплексором 25 из состава передающего устройства 11, иными словами, процесс обратных перестановок, в ходе которого кодовые биты (символьные биты) кода LDPC, позиции которых были изменены в результате процесса перестановок, возвращаются в исходные позиции, и передает код LDPC, полученный в результате обратных перестановок, в устройство 55 устранения спирального перемежения столбцов следующей ступени.
Другими словами, в мультиплексоре 54 символьные биты y0, y1, …, ymb-1 в количестве mb бит, образующих b символов, поступают в модуль 1001 обратных перестановок блоками по b (последовательных) символов.
Указанный модуль 1001 обратных перестановок осуществляет обратные перестановки, в ходе которых символьные биты с у0 по ymb-1 в общем количестве mb бит возвращаются в исходному расположению кодовых бит b0, b1, …, bmb-1 в количестве mb бит (расположение кодовых бит с b0 по bmb-1 перед перестановкой, осуществленной модулем 32 перестановок из состава демультиплексора 25, расположенного на стороне передающего устройства 11) и передает на выход кодовые биты с b0 по bmb-1 в общем количестве mb бит, полученные в результате обратных перестановок.
Память 1002, аналогично памяти 31 из состава демультиплексора 25 на стороне передающего устройства 11, имеет емкость, позволяющую записать mb бит в направлении строк (горизонтальном) и N/(mb) бит в столбце (вертикальном направлении). Другими словами, память 1002 конфигурирована в составе mb столбцов, в каждый из которых можно записать N/(mb) бит.
Однако в памяти 1002 кодовые биты кода LDPC с выхода модуля 1001 обратных перестановок записывают в направлении, в котором происходит считывание кодовых бит, поступающих от памяти 31 из состава демультиплексора 25 передающего устройства 11, а кодовые биты, записанные в память 1002, считывают в направлении, в котором происходит запись кодовых бит в память 31.
Другими словами, в мультиплексоре 54 из состава приемного устройства 12, как показано на виде А на Фиг.152, запись кодовых бит кода LDPC с выхода модуля 1001 обратных перестановок блоками по mb бит в каждом в направлении строк осуществляется последовательно от первой строки памяти 1002 к строкам, расположенным ниже.
Затем, когда запись кодовых бит, соответствующих длине одного кода, завершена, мультиплексор 54 считывает кодовые биты из памяти 1002 в направлении столбцов и передает эти прочитанные кодовые биты в устройство 55 устранения спирального перемежения столбцов следующей ступени.
Здесь, вид В на Фиг.152 представляет диаграмму, иллюстрирующую считывание кодовых бит из памяти 1002.
В мультиплексоре 54 считывание кодовых бит кода LDPC происходит от верхней части столбцов, составляющих память 1002, в направлении вниз (в направлении столбцов) и от крайнего левого столбца в направлении столбца, расположенного на правой стороне.
Фиг.153 представляет диаграмму, иллюстрирующую процедуру, выполняемую в устройстве 55 устранения спирального перемежения столбцов из состава устройства 165 устранения перемежения бит, показанного на Фиг.145.
Другими словами, Фиг.153 иллюстрирует пример конфигурации памяти 1002 в мультиплексоре 54.
Память 1002 имеет емкость, позволяющую сохранять mb бит в направлении столбцов (вертикальном) и N/(mb) бит в направлении строк (горизонтальном), и конфигурирована из mb столбцов.
Указанное устройство 55 устранения спирального перемежения столбцов устраняет такое спиральное перемежение столбцов путем записи кодовых бит кода LDPC в память 1002 и управления позицией начала записи для считывания этих кодовых бит в направлении столбцов.
Другими словами, в устройстве 55 устранения спирального перемежения столбцов путем соответствующего изменения позиции начала записи, с которой начинается считывание в каждом из нескольких столбцов, осуществляют процедуру обратной сортировки с целью возвращения от порядка расположения бит, полученного в результате спирального перемежения столбцов, к исходному расположению.
Здесь, Фиг.153 иллюстрирует пример конфигурации памяти 1002 для случая режима модуляции 16 QAM и равного 1 множителя b, описанного со ссылками на Фиг.24.
Соответственно, число m бит в одном символе равно четырем, а память 1002 конфигурирована в составе 4 (=mb) столбцов.
Устройство 55 устранения спирального перемежения столбцов, вместо мультиплексора 54, последовательно осуществляет запись кодовых бит кода LDPC с выхода модуля 1001 обратных перестановок в направлении строк, начиная с первой строки памяти 1002 в сторону строк, расположенных ниже.
Затем, после завершения записи кодовых бит, соответствующих длине одного кода, устройство 55 устранения спирального перемежения столбцов осуществляет считывание кодовых бит, начиная с верхней стороны памяти 1002 в направлении вниз (направлении столбцов) и с левой стороны к столбцу, расположенному на правой стороне.
Здесь, устройство 55 устранения спирального перемежения столбцов считывает кодовые биты из памяти 1002, начиная с позиции начала записи, с которой модуль 24 спирального перемежения столбцов, расположенный на стороне передающего устройства 11, записывает кодовые биты и которая задана в качестве позиции считывания этих кодовых бит.
Другими словами, если позиция начала (самой верхней точки) каждого столбца имеет адрес 0, а адрес каждой позиции в направлении столбцов представлен целым числом в возрастающем порядке, то в случае режима модуляции 16 QAM и множителя b, равного 1, в устройстве 55 устранения спирального перемежения столбцов адрес позиции начала считывания устанавливают равным 0 для крайнего левого столбца, адрес позиции начала считывания устанавливают равным 2 для второго столбца (слева), адрес позиции начала считывания устанавливают равным 4 для третьего столбца и адрес позиции начала считывания устанавливают равным 7 для четвертого столбца.
Для каждого столбца, в котором позиция начала считывания отличается от позиции с адресом 0, после того, как процесс считывания дошел до самой нижней позиции столбца, позиция считывания возвращается к началу этого столбца (в позицию с адресом 0) и продолжает считывание вплоть до позиции, непосредственно предшествующей позиции начала считывания. Затем осуществляется считывание следующего (с правой стороны) столбца.
При осуществлении устранения спирального перемежения столбцов, как описано выше, расположение кодовых бит, измененное в результате спирального перемежения столбцов, возвращается к исходному расположению.
Фиг.154 представляют блок-схему, иллюстрирующую другой пример конфигурации устройства 165 устранения перемежения бит, показанного на Фиг.144.
На этом чертеже той части, которая соответствует случаю, показанному на Фиг.145, присвоены такие же цифровые позиционные обозначения, поэтому соответствующее описание в дальнейшем представлено не будет, где это возможно.
Конфигурация устройства 165 устранения перемежения бит, представленная на Фиг.154, является такой же, как в случае, показанном на Фиг.145, за исключением того, что в схему, изображенную на Фиг.154, вновь введено устройство 1011 устранения перемежения четности.
Как показано на Фиг.154, устройство 165 устранения перемежения бит конфигурировано в составе мультиплексора (MUX) 54, устройства 55 устранения спирального перемежения столбцов и устройства 1011 устранения перемежения четности и осуществляет устранение перемежения кодовых бит кода LDPC, поступающего от устройства 164 декодирования в формате QAM.
Другими словами, мультиплексор 54 для кода LDPC, поступающего от устройства 164 декодирования в формате QAM, осуществляет процесс обратных перестановок (процесс, обратный процессу перестановок), соответствующий процессу перестановок, выполняемому демультиплексором 25 из состава передающего устройства 11, иными словами, процесс обратных перестановок, когда кодовые биты (символьные биты) кода LDPC, позиции которых были переставлены в ходе процесса перестановок, возвращаются в исходные позиции, и передает код LDPC, полученный в результате обратных перестановок, в устройство 55 устранения спирального перемежения столбцов.
Устройство 55 устранения спирального перемежения столбцов для кода LDPC, поступающего от мультиплексора 54, осуществляет устранение спирального перемежения столбцов, соответствующего рассмотренному выше спиральному перемежению столбцов, как процессу изменения расположения столбцов, выполняемому в модуле 24 спирального перемежения столбцов в составе передающего устройства 11.
Код LDPC, полученный в результате устранения спирального перемежения столбцов, передают из устройства 55 устранения спирального перемежения столбцов в устройство 1011 устранения перемежения четности.
Устройство 1011 устранения перемежения четности применительно к кодовым битам после устранения спирального перемежения столбцов, осуществляемого устройством 55 устранения спирального перемежения столбцов, выполняет устранение перемежения четности (процесс, обратный перемежению четности), соответствующее перемежению четности, производимому модулем 23 перемежения четности из состава передающего устройства 11, другими словами выполняет процедуру устранения перемежения четности, так что кодовые биты кода LDPC, расположение которых было изменено посредством перемежения четности, возвращаются к своему исходному расположению.
Код LDPC, полученный в результате устранения перемежения четности, поступает из устройства 1011 устранения перемежения четности в устройство 166 декодирования кода LDPC.
Соответственно, устройство 165 устранения перемежения бит, показанное на Фиг.154, передает код LDPC, для которого были выполнены процесс обратных перестановок, устранение спирального перемежения столбцов и устранение перемежения четности, иными словами, код LDPC, полученный в результате кодирования в коде LDPC согласно проверочной матрице Н, в устройство 166 декодирования кода LDPC.
Устройство 166 декодирования кода LDPC осуществляет декодирование кода LDPC, поступающего от устройства 165 устранения перемежения бит, с применением проверочной матрицы Н, используемой устройством 115 кодирования в коде LDPC из состава передающего устройства 11 в процессе кодирования, или преобразованной проверочной матрицы, полученной путем выполнения по меньшей мере перестановки столбцов в соответствии с перемежением четности для проверочной матрицы Н, и передает на выход данные, полученные в результате такой процедуры, в качестве результата декодирования целевых данных кода LDPC.
Здесь, на Фиг.154, поскольку код LDPC, полученный посредством кодирования в коде LDPC в соответствии с проверочной матрицей Н, поступает от устройства 165 устранения перемежения бит (устройства 1011 устранения перемежения четности из состава устройства 165) в устройство 166 декодирования кода LDPC, если декодирование кода LDPC осуществляется с применением проверочной матрицы Н, использованной устройством 115 кодирования в коде LDPC из состава передающего устройства 11 в процессе кодирования в коде LDPC, указанное устройство 166 декодирования кода LDPC может быть, например, конфигурировано в составе устройства декодирования, осуществляющего декодирование кода LDPC согласно режиму полного последовательного декодирования, когда вычисление сообщений (сообщений проверочных вершин и сообщение символьных вершин) осуществляется последовательно для каждой вершины, или устройства декодирования, осуществляющего декодирование кода LDPC согласно режиму параллельного последовательного декодирования, когда вычисление сообщений (сообщений проверочных вершин и сообщение символьных вершин) осуществляется одновременно (параллельным образом) для всех вершин.
Кроме того, устройство 166 декодирования кода LDPC, если декодирование кода LDPC осуществляется с использованием преобразованной проверочной матрицы, полученной посредством выполнения по меньшей мере перестановки столбцов, соответствующей перемежению четности для проверочной матрицы Н, применяемой устройством 115 кодирования в коде LDPC в составе передающего устройства 11 в процессе кодирования в коде LDPC, может быть конфигурировано в виде устройства декодирования, имеющего архитектуру, в которой Р (или число, равное делителю числа Р, отличному от единицы) вычислений для проверочных вершин и вычислений для символьных вершин выполняют одновременно, и в виде устройства декодирования (Фиг.150), содержащего модуль 310 реорганизации принимаемых данных, изменяющий расположение кодовых бит кода LDPC путем осуществления перестановки столбцов, такой как перестановка столбцов, используемая с целью получения преобразованной проверочной матрицы для кода LDPC.
Хотя на Фиг.154, для удобства описания, мультиплексор 54, осуществляющий процесс обратных перестановок, устройство 55 устранения спирального перемежения столбцов и устройство 1011 устранения перемежения четности рассмотрены конфигурированными по отдельности, два или более из этих устройств - мультиплексор 54, устройство 55 устранения спирального перемежения столбцов и устройство 1011 устранения перемежения четности, аналогично указанным модулю 23 перемежения четности, модулю 24 спирального перемежения столбцов и демультиплексору 25 из состава передающего устройства 11, могут быть выполнены заодно.
Пример конфигурации приемной системы
На Фиг.155 представлена блок-схема, иллюстрирующая первый пример конфигурации приемной системы, в которой может быть применено приемное устройство 12.
Как показано на Фиг.155, приемная система конфигурирована в составе приемного модуля 1101, модуля 1102 декодирующей обработки канала связи и модуля 1103 декодирующей обработки источника информации.
Указанный приемный модуль 1101 принимает сигнал, включающий код LDPC, который был получен посредством по меньшей мере кодирования в коде LDPC применительно к целевым данным для кодирования, таким как видеоданные и аудиоданные программы, по не показанному на чертеже каналу связи, такому как система наземного цифрового вещания, система спутникового цифрового вещания, сеть кабельного телевидения, Интернет или другие сети связи, и передает принятый сигнал в модуль 1102 декодирующей обработки канала связи.
Здесь, если сигнал, полученный приемным модулем 1101, поступает через систему вещания, например, наземную систему, спутниковую систему, сеть кабельного телевидения (CATV) или аналогичную систему, от вещательной станции, этот приемный модуль 1101 конфигурирован в виде тюнера, телевизионной приставки (STB (Set Тор Box)) или другого подобного устройства. С другой стороны, если сигнал, полученный приемным модулем 1101, поступает через систему многоадресной передачи, например, от вэб-сервера типа IPTV (телевидение по Интернет-протоколу) этот приемный модуль 1101 конфигурируют, например, в составе сетевого интерфейса I/F, такого как плата сетевого интерфейса (NIC).
Указанный модуль 1102 декодирующей обработки канала связи соответствует приемному устройству 12. Этот модуль 1102 декодирующей обработки канала связи осуществляет процедуру декодирования сигнала из канала связи, которая включает по меньшей мере процесс коррекции ошибок, возникших в сигнале, получаемом приемным модулем 1101 из канала связи, во время прохождения по этому каналу связи, и передает полученный в результате сигнал в модуль 1103 декодирующей обработки источника информации.
Другими словами, сигнал, получаемый приемным модулем 1101 из канала связи, представляет собой сигнал, получаемый посредством по меньшей мере кодирования в коде с исправлением ошибок (ЕСС) с целью коррекции ошибок, возникающих в канале связи, а модуль 1102 декодирующей обработки канала связи осуществляет затем декодирующую обработку сигнала, поступающего из канала связи, такую как коррекция ошибок в этом сигнале.
Здесь, в качестве кодирования с исправлением ошибок применяют, например, кодирование в коде LDPC и кодирование в коде ВСН. В настоящем изобретении в качестве кодирования с исправлением ошибок используют по меньшей мере кодирование в коде LDPC.
Кроме того, процедура декодирующей обработки канала связи может включать также демодуляцию модулированного сигнала или другую подобную обработку.
Модуль 1103 декодирующей обработки источника информации осуществляет процедуру декодирования источника информации, включающую по меньшей мере процесс расширения сжатой информации до первоначального состояния применительно к сигналу, прошедшему декодирующую обработку канала связи.
Другими словами, к сигналу, принимаемому из канала связи посредством приемного модуля 1101, могло быть на передающем конце применено сжимающее кодирование с целью уменьшения объема данных, таких как видеоданные или аудиоданные, и в этом случае модуль 1103 декодирующей обработки источника информации осуществляет процедуру декодирования источника информации, такую как процедура расширения сжатой информации до первоначального состояния (процедура расширения) применительно к сигналу, прошедшему декодирующую обработку канала связи.
Кроме того, если к сигналу, получаемому приемным модулем 1101 по каналу связи, сжимающее кодирование применено не было, модуль 1103 декодирующей обработки источника информации не выполняет процедуру расширения сжатой информации до первоначального состояния.
Здесь, под процедурой расширения информации понимают, например, декодирование в стандарте MPEG или другую подобную процедуру. Кроме того, процедура декодирующей обработки канала связи может включать дескремблирование или другую процедуру, отличную от процедуры расширения информации.
В приемной системе, конфигурированной, как описано выше, сжимающее кодирование, такое как кодирование в стандарте MPEG, осуществляется применительно к данным, таким как видеоданные и аудиоданные, а сигнал, для которого было выполнено кодирование в коде с исправлением ошибок, такое как кодирование в коде LDPC, получают посредством приемного модуля 1101 по каналу связи и передают в модуль 1102 декодирующей обработки канала связи.
В модуле 1102 декодирующей обработки канала связи применительно к сигналу, поступающему от приемного модуля 1101, осуществляют, например, процедуру, аналогичную той, какую выполняют модуль 51 ортогональной демодуляции, устройство 164 декодирования в формате QAM, устройство 165 устранения перемежения бит и устройство 166 декодирования кода LDPC (или только устройство 166 декодирования кода LDPC), в качестве процедуры декодирующей обработки канала связи, а полученный в результате выполнения такой процедуры сигнал передают в модуль 1103 декодирующей обработки источника информации.
Модуль 1103 декодирующей обработки источника информации осуществляет декодирующую обработку источника информации, такую как декодирование в стандарте MPEG, применительно к сигналу, поступающему от 1102 декодирующей обработки канала связи, и передает на выход полученную в результате видео или аудио программу.
Описанная выше приемная система, показанная на Фиг.155, может быть применена, например, в телевизионном тюнере, принимающем сигналы телевизионного вещания в качестве указанных сигналов цифрового вещания или другие подобные сигналы.
Кроме того, приемный модуль 1101, модуль 1102 декодирующей обработки канала связи и модуль 1103 декодирующей обработки источника информации могут быть соответственно конфигурированы в виде одного независимого устройства (аппаратной (IC) (интегральная схема) или аналогичного устройства) или программного модуля).
Более того, если рассматривать приемный модуль 1101, модуль 1102 декодирующей обработки канала связи и модуль 1103 декодирующей обработки источника информации, группа из приемного модуля 1101 и модуля 1102 декодирующей обработки канала связи, группа из модуля 1102 декодирующей обработки канала связи и модуля 1103 декодирующей обработки источника информации или группа из приемного модуля 1101, модуля 1102 декодирующей обработки канала связи и модуля 1103 декодирующей обработки источника информации могут быть каждая конфигурированы в виде одного независимого устройства.
На Фиг.156 представлена блок-схема, иллюстрирующая второй пример конфигурации приемной системы, в которой может быть применено приемное устройство 12.
На этом чертеже элементам, соответствующим компонентам схемы, показанной на Фиг.155, присвоены такие же цифровые позиционные обозначения, а описание этих элементов далее представлено не будет.
Приемная система, представленная на Фиг.156, содержит приемный модуль 1101, модуль 1102 декодирующей обработки канала связи и модуль 1103 декодирующей обработки источника информации, что совпадает с соответствующими элементами, показанными на Фиг.155, и выходной модуль 1111, который вновь введен в систему и который составляет отличие от случая, изображенного на Фиг.155.
Указанный выходной модуль 1111 представляет собой, например, устройство отображения для представления видео или громкоговоритель для воспроизведения звука и передает на выход видео, аудио или другую подобную информацию в качестве выходного сигнала от модуля 1103 декодирующей обработки источника информации. Другими словами, выходной модуль 1111 представляет на устройстве отображения изображение или воспроизводит звук.
Приемная система, описанная выше и показанная на Фиг.156, может быть, например, использована в телевизоре (TV (телевизионный приемник)), принимающем сигналы телевизионного вещания в качестве сигналов цифрового вещания, или радиоприемнике, принимающем сигналы радиовещания, или другом подобном устройстве.
Кроме того, если к сигналу, получаемому приемным модулем 1101, сжимающее кодирование не применялось, выходной сигнал модуля 1102 декодирующей обработки канала связи передают в выходной модуль 1111.
Фиг.157 представляет блок-схему, иллюстрирующую третий пример конфигурации приемной системы, в которой может быть применено приемное устройство 12.
На этом чертеже элементам, соответствующим компонентам схемы, показанной на Фиг.155, присвоены такие же цифровые позиционные обозначения, а описание этих элементов далее представлено не будет.
Приемная система, представленная на Фиг.157, содержит приемный модуль 1101 и модуль 1102 декодирующей обработки канала связи, такие же, как в случае, показанном на Фиг.155.
Однако в приемной системе, представленной на Фиг.157, нет модуля 1103 декодирующей обработки источника информации, зато вновь введен модуль 1121 записи, что отличает эту систему от случая, показанного на Фиг.155.
Модуль 1121 записи осуществляет запись (сохранение) сигнала (например, пакета транспортного потока (TS) согласно стандарту MPEG) с выхода модуля 1102 декодирующей обработки канала связи на носителе записи, таком как оптический диск, жесткий диск (магнитный диск) или флэш-память.
Описанная выше приемная система, показанная на Фиг.157, может быть применена к устройству для записи программ телевизионного вещания или аналогичных программ.
Кроме того, представленная на Фиг.157 приемная система может иметь также модуль 1103 декодирующей обработки источника информации, а сигнал прошедший декодирующую обработку источника информации посредством этого модуля 1103 декодирующей обработки источника информации, другими словами, изображение или звук, полученные посредством декодирования, может быть записан в модуле 1121 записи.
Компьютер согласно варианту настоящего изобретения
Далее, последовательность процессов, описанная выше, может быть выполнена посредством аппаратных или программных средств. Когда эта последовательность процессов реализована программным способом, программу, составляющую соответствующее программное обеспечение, инсталлируют на компьютере общего назначения или в аналогичном устройстве.
На Фиг.158 представляет пример конфигурации компьютера, на котором инсталлирована программа для выполнения описанной выше последовательности процессов, согласно одному из вариантов настоящего изобретения.
Программа может быть записана на жестком диске 705 или в ROM 703 (постоянном устройстве хранения) (в качестве носителя записи, встроенного в компьютер заранее.
В альтернативном варианте, эта программа может быть сохранена (записана) временно или постоянно на сменном носителе 911 записи, таком как гибкий диск, CD-ROM (ПЗУ на основе компакт-диска), МО (магнитооптический) диск, DVD (цифровой универсальный диск), магнитный диск или полупроводниковая память. Такой сменный носитель 711 записи может быть выполнен в виде так называемого пакета программного обеспечения.
Кроме того, вместо инсталлирования программы на компьютере со сменного носителя 711 записи, как описано выше, эта программа может быть передана компьютеру беспроводным способом с сайта скачивания через спутник, используемый для цифрового спутникового вещания, или может быть передана по проводам через сеть связи, такую как локальная сеть связи (LAN) или Интернет, а в компьютере программа, переданная, как описано выше, может быть принята модулем 708 связи и инсталлирована на встроенном жестком диске 705.
Компьютер содержит CPU (центральный процессор) 702. С этим процессором CPU 702 посредством шины 701 данных соединен интерфейс 710 ввода/вывода, так что когда пользователь вводит команду посредством устройства 707 ввода, выполненного в виде клавиатуры, мыши, микрофона или другого подобного устройства, через этот интерфейс 710 ввода/вывода, процессор CPU 702 выполняет программу, записанную в ROM 703 (постоянное устройство хранения), в соответствии с указанной командой. В альтернативном варианте, процессор CPU 702 загружает программу, записанную на жестком диске 705, программу, переданную от спутника или из сети, принятую модулем 708 связи и инсталлированную на жестком диске 705, или программу, считываемую со сменного носителя 711 записи, установленного в приводе 709, и инсталлируемую на жестком диске 705, в RAM 704 (устройство хранения с произвольной выборкой) и выполняет эту программу. При таком подходе, процессор CPU 702 осуществляет процедуру согласно описанной выше логической схеме, или процедуру, выполняемую в соответствии с описанными выше конфигурациями, показанными на блок-схемах. Затем, по мере необходимости, процессор CPU 702 передает результат выполнения процедуры на выход, например, в устройство 706 вывода, конфигурированное в виде жидкокристаллического дисплея (LCD), громкоговорителя или другого подобного устройства, через интерфейс 710 ввода/вывода, передает результат обработки модулю 708 связи или записывает этот результат обработки на жестком диске 705.
Здесь, в настоящем описании этапы обработки данных и сигналов, реализуемые на компьютере в соответствии с рассматриваемой программой, совсем не обязательно выполнять во временной последовательности, соответствующей последовательности, показанной на логической схеме, так что в объем изобретения включен также процесс (например, процесс параллельной обработки или процесс с использованием объекта), выполняемый параллельным способом или индивидуально.
Кроме того, рассматриваемую программу может выполнять один компьютер или могут выполнять несколько компьютеров распределенным образом. Более того, программа может быть передана удаленному компьютеру и выполнена им.
Кроме того, различные варианты настоящего изобретения не ограничиваются описанными выше вариантами, так что могут быть внесены разнообразные изменения в тех пределах, в каких они не отклоняются от принципов настоящего изобретения.
Другими словами, код LDPC (таблица начальных значений проверочной матрицы для такого кода), используемый в системе цифрового вещания, специально предназначенной для применения с мобильными оконечными устройствами, или другой подобной системе, может быть использован в системе цифрового вещания, специально предназначенной для применения со стационарными оконечного устройствами, или другой подобной системе.
Список позиционных обозначений
11 передающее устройство
12 приемное устройство
23 модуль перемежения четности
24 модуль спирального перемежения столбцов
25 демультиплексор
31 память
32 модуль перестановок
54 мультиплексор
55 устройство устранения спирального перемежения столбцов
111 модуль адаптации режима/мультиплексор
112 модуль заполнения нулями
113 BB скремблер
114 устройство кодирования в коде ВСН
115 устройство кодирования в коде LDPC
116 устройство перемежения бит
117 устройство кодирования в формате QAM
118 устройство перемежения по времени
119 устройство кодирования в формате MISO/MIMO
120 устройство перемежения по частоте
121 устройство кодирования в коде ВСН
122 устройство кодирования в коде LDPC
123 устройство кодирования в формате QAM
124 устройство перемежения по частоте
131 модуль построения кадров и назначения ресурсов
132 устройство генерирования сигнала с OFDM
151 модуль генерирования сигнала с OFDM
152 модуль управления кадрами
153 модуль устранения перемежения по частоте
154 устройство декодирования в формате QAM
155 устройство декодирования кода LDPC
156 устройство декодирования кода ВСН
161 модуль устранения перемежения по частоте
162 устройство декодирования в формате MISO/MIMO
163 модуль устранения перемежения по времени
164 устройство декодирования в формате QAM
165 устройство устранения перемежения бит
166 устройство декодирования кода LDPC
167 устройство декодирования кода ВСН
168 ВВ дескремблер
169 модуль устранения нулей
170 демультиплексор
300 устройство хранения данных ветвей
301 селектор
302 модуль вычислений проверочных вершин
303 схема циклического сдвига
304 устройство хранения данных ветвей
305 селектор
306 устройство хранения данных приема
307 модуль вычислений символьных вершин
308 схема циклического сдвига
309 модуль вычислений декодированных слов
310 модуль реорганизации принимаемых данных
311 модуль реорганизации декодированных данных
601 модуль кодирующей обработки
602 модуль памяти
611 модуль установки кодовой скорости
612 модуль считывания таблицы начальных значений
613 модуль генерирования проверочной матрицы
614 модуль считывания информационных бит
615 модуль вычисления четности при кодировании
616 модуль управления
701 шина данных
702 центральный процессор CPU
703 постоянное устройство хранения ПЗУ ROM
704 устройство хранения с произвольной выборкой ЗУПВ RAM
705 жесткий диск
706 модуль вывода
707 модуль ввода
708 модуль связи
709 привод
710 интерфейс ввода/вывода
711 сменный носитель записи
1001 модуль обратных перестановок
1002 память
1011 устройство устранения перемежения четности
1101 приемный модуль
1102 модуль декодирующей обработки канала связи
1103 модуль декодирующей обработки источника информации
1111 выходной модуль
1121 модуль записи
Устройство дисплея, способ обработки сигнала изображения и программа
Приемное устройство, способ приема, программа и приемная система
Лекарственное средство с замедленным высвобождением, адсорбент, функциональный пищевой продукт, маска и поглощающий слой
Устройство для передачи волны через диэлектрик, способ изготовления устройства и способ передачи волны миллиметрового диапазона через диэлектрик
Система и способ для эффективной передачи пакетов содержания в электронные устройства
Система топливного элемента и электронное устройство
Адсорбент, моющее средство, лекарственное средство при почечной недостаточности и функциональное питание
Устройство обработки информации, диск, способ обработки информации и программа
Система и способ для упрощения передачи контента между клиентскими устройствами в электронной сети
Неводный электролитический раствор, содержащий ионы магния, и электрохимическое устройство с использованием этого раствора
Устройство дисплея, способ обработки сигнала изображения и программа
Топливный элемент и способ изготовления топливного элемента
Приемное устройство, способ приема, программа и приемная система
Лекарственное средство с замедленным высвобождением, адсорбент, функциональный пищевой продукт, маска и поглощающий слой
Модуль камеры
Устройство для передачи волны через диэлектрик, способ изготовления устройства и способ передачи волны миллиметрового диапазона через диэлектрик
Система и способ для эффективной передачи пакетов содержания в электронные устройства
Система топливного элемента и электронное устройство
Адсорбент, моющее средство, лекарственное средство при почечной недостаточности и функциональное питание
Устройство обработки информации, диск, способ обработки информации и программа
