Результат интеллектуальной деятельности: K-ЗНАЧНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "МИНИМУМ"

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации и т.п.

В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9, 18, 19], реализующих функцию логической обработки входных токовых переменных.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патентной заявке US 2004/227477, структура которого присутствует во многих других патентах [1-14], в т.ч. JP 2004/328427. Он содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены, первое 8 токовое зеркало, согласованное с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, первый 1 вход устройства соединен со входом первого 8 токового зеркала, второй 2 вход устройства соединен со входом второго 10 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, к которой подключен коллектор второго 6 вспомогательного транзистора.

Существенный недостаток известного устройства состоит в том, что он не реализует функцию «минимум» двух многозначных входных переменных (х₁, х₂), соответствующих многоуровневым значениям входных токов I₁, I₂. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.

Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего реализацию функции «минимум» двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].

Поставленная задача решается тем, что в известном логическом элементе (фиг.1), содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены, первое 8 токовое зеркало, согласованное с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, первый 1 вход устройства соединен со входом первого 8 токового зеркала, второй 2 вход устройства соединен со входом второго 10 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, к которой подключен коллектор второго 6 вспомогательного транзистора, предусмотрены новые элементы и связи - первое 8 токовое зеркало содержит первый 13 и второй 14 токовые выходы, первый 13 токовый выход первого 8 токового зеркала соединен со входом третьего 11 токового зеркала, токовый выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, второй 14 токовый выход первого 8 токового зеркала соединен с коллектором первого 4 вспомогательного транзистора и эмиттером выходного транзистора 15, база которого подключена к третьему 16 источнику напряжению смещения, а коллектор соединен с выходом 3 устройства.

Схема известного устройства показана на фиг.1. На фиг.2 представлена схема заявляемого устройства в соответствии с формулой изобретения.

На фиг.3 представлена принципиальная схема заявляемого устройства фиг.2 в среде моделирования МС9, в котором токовые зеркала 8, 10 и 11 реализованы на биполярных транзисторах.

На фиг.4 представлены результаты компьютерного моделирования схемы фиг.3 для случая двоичных входных токовых сигналов х₁, х₂.

На фиг.5 представлены результаты компьютерного моделирования схемы фиг.3 для случая троичных входных токовых сигналов х₁, x₂.

На фиг.6 приведена схема фиг.2 в среде моделирования Cadence Virtuoso на транзисторах NJV, которая реализует функцию «минимум» для двоичных входных сигналов.

На фиг.7 показаны результаты компьютерного моделирования схемы фиг.6 (осциллограммы входных и выходных двоичных сигналов).

Результаты компьютерного моделирования схемы фиг.6, характеризующие временные задержки входных и выходных двоичных сигналов, показаны на фиг.8, 9 и 10.

На фиг.11 приведена схема фиг.2 в среде моделирования Cadence Virtuoso на транзисторах NJV, которая реализует функцию «минимум» для троичных входных сигналов.

На фиг.12 показаны осциллограммы входных и выходных троичных сигналов для схемы фиг.11.

Результаты компьютерного моделирования схемы фиг.11, характеризующие временные задержки входных и выходных троичных сигналов, показаны на фиг.13, 14 и 15.

На фиг.16 приведена таблица истинности, описывающая математическое выражение (2) текста заявки на изобретение.

k-значный логический элемент «минимум» фиг.2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены, первое 8 токовое зеркало, согласованное с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, первый 1 вход устройства соединен со входом первого 8 токового зеркала, второй 2 вход устройства соединен со входом второго 10 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, к которой подключен коллектор второго 6 вспомогательного транзистора. Первое 8 токовое зеркало содержит первый 13 и второй 14 токовые выходы, первый 13 токовый выход первого 8 токового зеркала соединен со входом третьего 11 токового зеркала, токовый выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, второй 14 токовый выход первого 8 токового зеркала соединен с коллектором первого 4 вспомогательного транзистора и эмиттером выходного транзистора 15, база которого подключена к третьему 16 источнику напряжения смещения, а коллектор соединен с выходом 3 устройства. В частном случае количество источников напряжения смещения может быть уменьшено за счет объединения, например, источников 5, 16 и 7. Двухполюсник 17 моделирует свойства цепи нагрузки, которая подключается к выходу устройства 3.

Рассмотрим работу устройства фиг.2, которое выполняет логическую операцию определения минимума двух входных логических переменных, описываемую выражением

где символом ÷ обозначена операция усеченной разности:

Как видно из таблицы фиг.16, значения результата полностью совпадают со значениями трехзначной функции min (x₁,x₂).

Реализация описанной операции в схеме фиг.2 происходит следующим образом. Сигналы, соответствующие входным переменным х₁ и х₂, в виде квантов втекающего тока (т.е. в виде -х₁ и -х₂) через входы 1 и 2 поступают на входы первого 8 и второго 10 токовых зеркал соответственно. Сигнал x_i размножается и в виде квантов вытекающего тока (т.е. в виде +х₂) снимается с выходов 13 и 14 токового зеркала 8. Аналогично, сигнал х₂ также в виде квантов вытекающего тока (т.е. в виде +х₂) снимается с выхода второго токового зеркала 10.

Сигнал х₁ с выхода 13 токового зеркала 8 с помощью третьего токового зеркала 11 инвертируется по знаку (т.е. преобразуется в квант втекающего тока или - x₁) и «монтажно» объединяется с выходным сигналом +х₂ с выхода второго токового зеркала 10. При этом в точке объединения формируется разностный сигнал х₁-х₂, подаваемый на объединенные выводы эмиттеров транзисторов 4 и 6, режимы работы которых задаются потенциалами источников напряжения смещения 5 (Е_с5) и 7 (Е_с7) соответственно.

Если разность квантов тока положительна (т.е. х₁-х₂>0), то транзистор 4 закрыт, а транзистор 6 открыт. Поэтому разностный вытекающий ток через транзистор 6 уходит на «землю».

Если разность квантов тока неположительна (т.е. х₁-х₂≤0), то разностный ток равен нулю, транзистор 4 открыт и через него из сигнала x₁ с выхода 14 первого токового зеркала 10 вычитается сигнал разности -(х₁-х₂), снимаемый с выхода третьего токового зеркала. Тем самым реализуется разность х₁÷(х₁÷х₂). Разностный сигнал поступает на эмиттер транзистора 18. Режим работы этого транзистора задается напряжением смещения на его базе, задаваемым источником напряжения смещения 16 (E_c16).

Выходной сигнал схемы в виде кванта вытекающего тока снимается с коллектора транзистора 18. Резистор 17 служит для определения наличия или отсутствия кванта тока на коллекторе транзистора 18 в ходе экспериментальных исследований схемы и в реальных схемах может не использоваться.

Как видно из приведенного описания реализация логической функции min(x₁,x₂) в схеме фиг.2 производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на фиг.4 и 5, а также фиг.7 и 12 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение k-значного логического элемента «минимум» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 8159304, fig. 5.

2. Патент US №5977829, fig. 1.

3. Патент US №5789982, fig. 2.

4. Патент US №5140282.

5. Патент US №6624701, fig. 4.

6. Патент US №6529078.

7. Патент US №5734294.

8. Патент US №5557220.

9. Патент US №6624701.

10. Патент RU№2319296.

11. Патент RU №2436224.

12. Патент RU№2319296.

13. Патент RU №2321157.

14. Патент RU №2383099.

15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие. Таганрог. - ТРТУ, 2004 г., 118 с.

18. Патент US 6556075, fig.2.

19. Патент US 6556075, fig.6.