Результат интеллектуальной деятельности: МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи и обработки цифровой информации и т.п.

В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9], реализующих функцию логической обработки входных токовых переменных.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5742154, структура которого присутствует во многих других патентах [1-14]. Он содержит первый (1) и второй (2) токовые входы, а также токовый выход (3) устройства, первый (4), второй (5) и третий (6) выходные транзисторы с объединенными базами, которые подключены к первому (7) источнику напряжения смещения, четвертый (8), пятый (9) и шестой (10) выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (11) источнику напряжения смещения, причем эмиттеры первого (4) и четвертого (8) выходных транзисторов объединены, эмиттеры второго (5) и пятого (9) выходных транзисторов связаны друг с другом, эмиттер четвертого 6 выходного транзистора соединен с эмиттером шестого 10 выходного транзистора, коллектор третьего (6) выходного транзистора подключен к токовому выходу (3) устройства, первое (12) токовое зеркало, согласованное с первой (13) шиной источника питания, второе (14) токовое зеркало, а также третье (15) и четвертое (16) токовые зеркала, согласованные со второй (17) шиной источника питания.

Существенный недостаток известного устройства состоит в том, что он не реализует функцию суммирования по модулю k двух многозначных входных переменных (x₁, x₂), соответствующих многоуровневым значениям входных токов I₁, I₂. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.

Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего суммирование по модулю k двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].

Поставленная задача решается тем, что в известном логическом элементе (фиг. 1), содержащем первый (1) и второй (2) токовые входы, а также токовый выход (3) устройства, первый (4), второй (5) и третий (6) выходные транзисторы с объединенными базами, которые подключены к первому (7) источнику напряжения смещения, четвертый (8), пятый (9) и шестой (10) выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (11) источнику напряжения смещения, причем эмиттеры первого (4) и четвертого (8) выходных транзисторов объединены, эмиттеры второго (5) и пятого (9) выходных транзисторов связаны друг с другом, эмиттер четвертого 6 выходного транзистора соединен с эмиттером шестого 10 выходного транзистора, коллектор третьего (6) выходного транзистора подключен к токовому выходу (3) устройства, первое (12) токовое зеркало, согласованное с первой (13) шиной источника питания, второе (14) токовое зеркало, а также третье (15) и четвертое (16) токовые зеркала, согласованные со второй (17) шиной источника питания, предусмотрены новые элементы и связи - первый 1 токовый вход устройства соединен со входом дополнительного 18 токового зеркала, согласованного со второй 17 шиной источника питания, первый 19 токовый выход которого подключен ко входу первого 12 токового зеркала, второй 2 токовый вход устройства связан со входом второго 14 токового зеркала, согласованного со второй 17 шиной источника питания, второй 20 токовый выход дополнительного 18 токового зеркала подключен к объединенным эмиттерам первого 4 и четвертого 8 выходных транзисторов и через первый 21 дополнительный источник опорного тока связан с первой 13 шиной источника питания, причем первый 22 токовый выход второго 14 токового зеркала подключен ко входу первого 12 токового зеркала, а второй 23 токовый выход второго 14 токового зеркала соединен с объединенными эмиттерами первого 4 и четвертого 8 выходных транзисторов, токовый выход четвертого 16 токового зеркала подключен к объединенным эмиттерам второго 5 и пятого 9 выходных транзисторов и связан с первой 13 шиной источника питания через второй 24 дополнительный источник опорного тока, токовый выход первого 12 токового зеркала соединен с эмиттерами третьего 6 и шестого 10 выходных транзисторов и связан со второй 17 шиной источника питания через третий 25 дополнительный источник опорного тока и соединен с выходом третьего 15 токового зеркала, причем коллекторы четвертого 8, пятого 9 и шестого 10 выходных транзисторов соединены с первой 13 шиной источника питания, причем коллектор второго 5 выходного транзистора соединен со входом третьего 15 токового зеркала, а коллектор первого 4 выходного транзистора подключен ко входу четвертого 16 токового зеркала, причем коэффициент передачи по току третьего 15 токового зеркала близок к трем единицам.

Схема известного устройства показана на фиг. 1. На фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.

На фиг. 3 приведена схема исследованного в среде МС9 заявляемого устройства фиг. 2 с конкретным выполнением его функциональных узлов на биполярных транзисторах.

На фиг. 4 приведены результаты компьютерного моделирования схемы фиг.3 для случая, когда входные многозначные токовые сигналы (x₁, x₂) имеют три уровня.

Многозначный сумматор по модулю k фиг. 2 содержит первый (1) и второй (2) токовые входы, а также токовый выход (3) устройства, первый (4), второй (5) и третий (6) выходные транзисторы с объединенными базами, которые подключены к первому (7) источнику напряжения смещения, четвертый (8), пятый (9) и шестой (10) выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (11) источнику напряжения смещения, причем эмиттеры первого (4) и четвертого (8) выходных транзисторов объединены, эмиттеры второго (5) и пятого (9) выходных транзисторов связаны друг с другом, эмиттер четвертого 6 выходного транзистора соединен с эмиттером шестого 10 выходного транзистора, коллектор третьего (6) выходного транзистора подключен к токовому выходу (3) устройства, первое (12) токовое зеркало, согласованное с первой (13) шиной источника питания, второе (14) токовое зеркало, а также третье (15) и четвертое (16) токовые зеркала, согласованные со второй (17) шиной источника питания. Первый 1 токовый вход устройства соединен со входом дополнительного 18 токового зеркала, согласованного со второй 17 шиной источника питания, первый 19 токовый выход которого подключен ко входу первого 12 токового зеркала, второй 2 токовый вход устройства связан со входом второго 14 токового зеркала, согласованного со второй 17 шиной источника питания, второй 20 токовый выход дополнительного 18 токового зеркала подключен к объединенным эмиттерам первого 4 и четвертого 8 выходных транзисторов и через первый 21 дополнительный источник опорного тока связан с первой 13 шиной источника питания, причем первый 22 токовый выход второго 14 токового зеркала подключен ко входу первого 12 токового зеркала, а второй 23 токовый выход второго 14 токового зеркала соединен с объединенными эмиттерами первого 4 и четвертого 8 выходных транзисторов, токовый выход четвертого 16 токового зеркала подключен к объединенным эмиттерам второго 5 и пятого 9 выходных транзисторов и связан с первой 13 шиной источника питания через второй 24 дополнительный источник опорного тока, токовый выход первого 12 токового зеркала соединен с эмиттерами третьего 6 и шестого 10 выходных транзисторов и связан со второй 17 шиной источника питания через третий 25 дополнительный источник опорного тока и соединен с выходом третьего 15 токового зеркала, причем коллекторы четвертого 8, пятого 9 и шестого 10 выходных транзисторов соединены с первой 13 шиной источника питания, причем коллектор второго 5 выходного транзистора соединен со входом третьего 15 токового зеркала, а коллектор первого 4 выходного транзистора подключен ко входу четвертого 16 токового зеркала, причем коэффициент передачи по току третьего 15 токового зеркала близок к трем единицам. Двухполюсник 26 моделирует свойства нагрузки заявляемого сумматора. Двухполюсник 27 выполняет функции цепи согласования и в частных случаях может отсутствовать.

Рассмотрим работу устройства на фиг. 2, которое выполняет операцию сложения по модулю k двух одноразрядных чисел (k=1, 2, …). Операция сложения по модулю k может быть описана выражением

где k - значность логики. Данная операция определяется как арифметическая сумма слагаемых x₁ и х₂ за вычетом k в случае, когда эта сумма превышает значность логики. Конкретное значение k определяется назначением устройства. Например, для двоичной переменной (k=2) получим выражение

При k=3 выражение приобретает вид:

и т.д.

Рассмотрим работу устройства при k=3.

Складываемые переменные х₁ и х₂ в виде квантов втекающего тока поступают на входы 1 и 2 устройства и далее - на входы дополнительного 18 и второго 14 токовых зеркал. С помощью токового зеркала 18 входной вытекающий квант тока х₁ преобразуется в квант вытекающего тока, размножается и поступает на выходы 19 и 20 этого токового зеркала. Аналогично, с помощью токового зеркала 14 входной втекающий квант тока x₂ преобразуется в квант вытекающего тока, размножается и поступает на выходы 22 и 23 этого токового зеркала.

Внутренняя скобка (3÷(х₁+x₂)) реализуется следующим образом. Переменные х₁ и x₂ в виде квантов вытекающего тока с выхода 20 дополнительного токового зеркала 18 и с выхода 23 второго токового зеркала 14 алгебраически складывается с квантом тока I₁=3I₀ первого дополнительного источника опорного тока 21. Разностный ток поступает на объединенные эмиттеры первого 4 и четвертого 8 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 7 и второго 11 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов первого дополнительного источника опорного тока 21 и четвертого токового зеркала 16.

Если значение кванта тока с выхода дополнительного источника опорного тока 21 по величине превышает значение суммы квантов тока с выхода 20 дополнительного токового зеркала 18 и выхода 23 второго токового зеркала 14, то первый выходной транзистор 4 открыт, а четвертый выходной транзистор 8 закрыт, его коллекторный ток равен нулю.

Если значение кванта тока дополнительного источника опорного тока 21 по величине меньше значения суммы квантов тока с выхода 20 дополнительного токового зеркала 18 и выхода 23 второго токового зеркала 14, то первый выходной транзистор 4 закрыт, а четвертый выходной транзистор 8 открыт.

Квант втекающего коллекторного тока первого выходного транзистора 4 поступает на вход четвертого токового зеркала 16 и преобразуется в квант вытекающего тока.

Реализация внешней скобки 3(1÷(3÷(х₁+x₂))) приведенного выше выражения (3) производится следующим образом. Квант вытекающего тока с выхода четвертого зеркала 16 вычитается из кванта второго дополнительного источника тока 24. Разностный ток поступает на объединенные эмиттеры второго 5 и пятого 9 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 7 и второго 11 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов третьего токового зеркала 15. Разностный сигнал в виде кванта втекающего тока подается на третье токовое зеркало 15, где преобразуется в утроенный квант вытекающего тока.

Алгебраическое суммирование значений входных переменных x₁ и х₂ и значения внешней скобки приведенного выше выражения (3) производится монтажным объединением квантов вытекающего тока третьего токового зеркала 15 и с выхода 22 второго токового зеркала 14 на входе первого токового зеркала 12, преобразованием кванта вытекающего тока суммы в квант втекающего тока с помощью первого токового зеркала 12 и вычитанием полученного кванта из кванта третьего дополнительного источника опорного тока 25. Разностный ток поступает на объединенные эмиттеры третьего 6 и шестого 10 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 7 и второго 11 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов первого токового зеркала 12.

Если значение суммы квантов тока с выходов 19 токового зеркала 18 и с выхода 22 токового зеркала 14 по величине меньше значения кванта третьего дополнительного источника опорного тока 25, то шестой дополнительный выходной транзистор 10 открыт, а третий дополнительный выходной транзистор 6 - закрыт. Если же значение суммы квантов тока с выходов 19 токового зеркала 18 и с выхода 22 токового зеркала 16 по величине больше значения кванта тока с выхода второго токового зеркала 12, то шестой дополнительный выходной транзистор 10 закрыт, а третий дополнительный выходной транзистор 6 открыт.Квант втекающего коллекторного тока выходного транзистора подается на выход устройства.

Как видно из приведенного описания, реализация логической функции x₁ ⊕ x₂ здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение логического элемента - многозначного сумматора по модулю k, характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 8159304, fig. 5.

2. Патент US № 5977829, fig. 1.

3. Патент US № 5789982, fig. 2.

4. Патент US № 5140.282.

5. Патент US № 6624701, fig. 4.

6. Патент US № 6529078.

7. Патент US № 5734294.

8. Патент US № 5557220.

9. Патент US № 6624701.

10. Патент RU № 2319296.

11. Патент RU № 2436224.

12. Патент RU № 2319296.

13. Патент RU № 2321157.

14. Патент RU № 2383099.

15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001 г. - 147 с.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог: ТРТУ, 2004 г., 118 с.