Результат интеллектуальной деятельности: СПОСОБ И УСТРОЙСТВО ДВУХТАКТНОГО ИНТЕГРИРОВАНИЯ С КОМПЕНСАЦИЕЙ ПОГРЕШНОСТЕЙ

Область техники.

Изобретение относится к автоматике и аналоговой вычислительной технике и предназначено для создания прецизионных интеграторов аналоговых сигналов инерциальных приборов систем навигации и автоматического управления в ракетно-космических системах.

Уровень техники.

Известны способы снижения погрешностей от входных токов и напряжения смещения, применяемых для уменьшения погрешности интеграторов на основе операционных усилителей (Дж. Рутковский. Интегральные операционные усилители. М.: «Мир», 1978 г. с.71-82), в которых выполняются компенсационные мероприятия путем введения дополнительных резисторов в цепи операционного усилителя. Недостатком способа является необходимость индивидуального подбора резисторов для каждого операционного усилителя и учета в процессе проектирования влияния дополнительных элементов на функционирование устройства.

Известен способ выборочного интервального интегрирования напряжения (см. патент 2218599, Россия), в котором снижение погрешностей от интегрирования входных токов и напряжения смещения активного элемента без увеличения методической погрешности интегрирования напряжения достигается тем, что процесс интегрирования разбивается на циклы, состоящие из интервалов, в течение одного из которых производится интегрирование входного напряжения, а остальные интервалы составляют паузу, в которой изменяется структура активного интегратора для предотвращения интегрирования входных токов и напряжения смещения, после завершения процесса интегрирования результат умножают на количество интервалов. К причинам, препятствующим достижению указанного ниже технического результата, относятся проведение интегрирования в течение ряда циклов, что значительно снижает быстродействие устройства, ограничение формы сигнала только периодическими функциями, полностью исключается возможность получения непрерывных значений функции интегрирования, усложняется аппаратная реализация способа.

Наиболее близким к предлагаемому является способ интегрирования периодического напряжения (см. патент 2247428, Россия), в котором снижение погрешностей от интегрирования входных токов и напряжения смещения активного элемента достигается тем, что процесс интегрирования разбивается на N тактов, включающих рабочие такты и такты коррекции смещения нулевого уровня, и дополнительном разбиении процесса интегрирования на два равных по длительности цикла, кратных периоду входного напряжения так, что количество тактов в каждом цикле равно N/2, при этом в течение первого цикла рабочими являются нечетные такты, а тактами коррекции - четные, в течение второго цикла рабочими являются четные такты, а тактами коррекции - нечетные. К причинам, препятствующим достижению указанного ниже технического результата при использовании прототипа, относятся ограничение формы сигнала только периодическими функциями, проведение интегрирования в течение двух периодов периодического сигнала, что увеличивает в два раза время интегрирования, отсутствие возможности получения непрерывных значений функции интегрирования, необходимость введения дополнительных, не встроенных в способ мероприятий по измерению и коррекции ошибок.

Известен интегратор тока (см. патент 2442177, Россия), в котором снижение погрешностей интегрирования достигается за счет того, что устройство содержит основной и вспомогательный интеграторы тока, каждый из которых содержит истоковый повторитель на полевом транзисторе с изолированным затвором, выход которого подключен к инвертирующему входу операционного усилителя, а конденсатор включен между выходом операционного усилителя и затвором транзистора, причем вход первого интегратора через ключ и резистор соединен с землей, а выход через другой ключ соединен со входом второго интегратора. Выход последнего через резистор соединен с тем контактом балансировки первого усилителя, подключение к которому обеспечивает отрицательную обратную связь при замыкании указанного другого ключа. Недостатком устройства является необходимость предварительной (до интегрирования) балансировки интегратора и ограничение применения устройства малыми значениями токов.

Наиболее близким к предлагаемому является устройство для интегрирования (см. патент 2222827, Россия), в котором увеличение точности интегрирования обеспечивается применением схемы, содержащей два блока интегрирования, источник образцового напряжения, формирователь импульсов, формирователь образцового временного интервала и блок сравнения длительностей импульсов. Выходной сигнал блока поступает на второй информационный вход блока интегрирования, который компенсирует влияние дестабилизирующих факторов на выходной сигнал интегрирующего устройства. Влияние дестабилизирующих факторов на выходной сигнал интегрирующего устройства уменьшается путем подачи напряжения, компенсирующего погрешности, на инверсный вход второго блока интегрирования.

К причинам, препятствующим достижению указанного ниже технического результата, относятся ограничение применимостью только для интегрирования постоянных напряжений, необходимость проведения измерений величины ошибки с помощью дополнительных блоков, влияние стабильности и точности дополнительных блоков на коррекцию ошибок интегрирования, последнее значительно усложняет достижение требуемого технического результата.

Технический результат заключается в повышении точности вычисления интегральной функции преобразования выходных сигналов датчиков систем навигации без предварительных измерений ошибок и подбора элементов интегратора.

Поставленная цель в способе достигается тем, что на входе интегрирующего устройства формируются два сигнала, значение напряжения первого сигнала равно входному напряжению в первом полупериоде и нулю во втором, значение напряжения второго сигнал равно входному напряжению во втором полупериоде и нулю в первом, выходной сигнал находится как сумма четырех составляющих напряжений, получаемых одновременным интегрированием сформированных на входе сигналов двумя симметричными интеграторами, первая составляющая получается интегрированием первым интегратором первого входного сигнала в первом полупериоде, вторая - как разность первой составляющей и напряжения, полученного интегрированием первого входного сигнала первым интегратором за полный период интегрирования, третья составляющая получается интегрированием вторым интегратором второго входного сигнала во втором полупериоде, четвертая составляющая получается интегрированием вторым интегратором второго входного сигнала в первом полупериоде и подается на вход сумматора с обратным знаком.

Поставленная задача достигается тем, что устройство состоит из двух одинаковых секций интегрирования на операционных усилителях, сумматора устройства, информационные входы обеих секций интегрирования подключены к информационному входу устройства, входы обнуления секций подключены к первому управляющему входу устройства, вход подачи прямоугольного импульса периода интегрирования устройства подключен к четвертому управляющему входу первой секции интегрирования и к третьему управляющему входу второй секции интегрирования, вход подачи прямоугольного импульса первого полупериода устройства подключен ко второму и к третьему управляющим входам первой секции интегрирования и к четвертому управляющему входу второй секции интегрирования, вход подачи прямоугольного импульса второго полупериода подключен ко второму управляющему входу второй секции, первый выход первой секции подключен к первому входу сумматора устройства, второй выход первой секции подключен ко второму входу сумматора, второй выход второй секции подключен к третьему входу сумматора устройства, третий выход второй секции подключен к инверсному входу сумматора устройства, выход сумматора является выходом устройства, секция интегрирования содержит интегратор, три замыкающих ключа, один размыкающий ключ, два блока аналоговой памяти, схему вычитания на сумматоре, информационный вход интегратора подключен к первому контакту первого замыкающего ключа, второй контакт первого замыкающего ключа подключен к информационному входу интегратора и к первому контакту размыкающего ключа, второй контакт размыкающего ключа подключен к нулевому потенциалу, первый управляющий вход подключен к управляющим контактам первого замыкающего ключа и размыкающего ключа, второй управляющий вход подключен к управляющему контакту второго замыкающего ключа, третий управляющий вход подключен к управляющему контакту третьего замыкающего ключа, вход обнуления подключен к входу сброса интегратора, выход интегратора подключен к входным контактам второго и третьего замыкающих ключей, выход второго замыкающего ключа подключен к входу первого блока аналоговой памяти, выход третьего замыкающего ключа подключен к входу второго блока аналоговой памяти, выход первого блока аналоговой памяти подключен к первому входу сумматора секции интегрирования и к первому выходу секции интегрирования, выход второго блока аналоговой памяти подключен к инверсному входу сумматора и к третьему выходу секции интегрирования, выход сумматора секции интегрирования подключен к второму выходу секции интегрирования.

Перечисленные отличительные признаки заявляемых изобретений позволяют повысить точность устройств интегрирования входных напряжений за счет компенсации воздействия паразитных токов и напряжений на входе интегратора за один период, не прибегая к повторным вычислениям.

Предлагаемые технические решения являются новыми, поскольку из общедоступных сведений не известны предлагаемые способ и устройство интервального интегрирования.

Предлагаемые технические решения имеют изобретательский уровень, поскольку из опубликованных научных данных и известных технических решений явным образом не следует, что заявленная последовательность операций способа и построение устройства приводят к повышению точности способа и устройства интегрирования.

Предлагаемые технические решения промышленно применимы, так как основаны на схемотехнических решениях и элементной базе, широко применяющихся в аналоговых и цифровых устройствах.

Способ двухтактного интегрирования с компенсацией погрешностей осуществляется следующим образом.

Одновременно интегрируются два напряжения

,

где u(t) - интегрируемое напряжение на входе устройства, u_вх1(t) - напряжение, подаваемое на вход первого интегратора, u_вх2(t) - напряжение на входе второго интегратора, 2τ - период интегрирования. На выходе устройства суммируются 4 функции напряжений

которые получаются путем интегрирования входного сигнала и паразитных составляющих, вносимых интегрированием входных токов смещения и напряжения сдвига на входе интеграторов, t_и - время с момента начала интегрирования.

Напряжение получается интегрированием входного сигнала u_вх1(t) первым интегратором на первом полупериоде интегрирования:

На втором полупериоде это напряжение остается неизменным:

Напряжение получается, как разность двух составляющих и :

,

где - напряжение, полученное интегрированием u_вх1(t) на интервале 2τ:

Вычитая из (4)-(7) и из (5)-(8), выделим значение ошибки первого интегратора на втором полупериоде:

Третье слагаемое формулы (3) получаем интегрированием входного сигнала u_вх2(t) вторым интегратором на втором полупериоде интегрирования:

Четвертое слагаемое формулы (3) получается интегрированием вторым интегратором на первом полупериоде входного сигнала u_вх2(t):

Подставляя формулы (4), (5), (9), (10), (11)-(14) в (3), получим:

Как следует из формул (15) и (16) в случае близости значений характеристик двух интеграторов u_сдв1≈u_сдв2 и i_см1≈i_см2,

при t_и=0…τ

при t_и=τ…2τ

Следовательно, в данном случае происходит компенсация влияния токов смещения и напряжения сдвига, и представленный способ интегрирования позволяет получать на выходе устройства интегральную функцию , приближающуюся к идеальной.

Из формул (15) и (16) следует, что при t_и=2τ результат интегрирования точно совпадает с математическим значением интеграла: , так как в устройстве, реализующем представленный способ интегрирования, полностью компенсируются погрешности двух интеграторов, вносимые интегрированием входных токов смещения и напряжений сдвига.

На фиг.1 представлена структурная схема устройства двухтактного интегрирования с компенсацией погрешностей, реализующего патентуемый способ, а на фиг.2 - секции интегрирования. Устройство состоит из двух одинаковых секций интегрирования 1 и сумматора устройства 2, информационные входы 3 обеих секций интегрирования подключены к информационному входу устройства 4, входы обнуления 5 секций подключены к первому управляющему входу 6 устройства, вход подачи прямоугольного импульса периода интегрирования 7 устройства подключен к четвертому управляющему входу 8 первой секции интегрирования и к третьему управляющему входу 9 второй секции интегрирования, вход подачи прямоугольного импульса первого полупериода 10 устройства подключен ко второму 11 и к третьему 9 управляющим входам первой секции интегрирования и к четвертому управляющему входу 8 второй секции интегрирования, вход подачи прямоугольного импульса второго полупериода 12 подключен ко второму 11 управляющему входу второй секции, первый выход 13 первой секции подключен к первому входу сумматора 2 устройства, второй выход 14 первой секции подключен ко второму входу сумматора 2, второй выход 14 второй секции подключен к третьему входу сумматора 2 устройства, третий выход 15 второй секции подключен к инверсному входу сумматора 2 устройства, выход сумматора устройства является выходом устройства. Каждая секция интегрирования (фиг.2) содержит интегратор 16, два замыкающих ключа 17, 18, коммутатор 19, два блока аналоговой памяти 20, 21, схему вычитания на сумматоре 22, информационный вход 3 секции интегрирования подключен к первому контакту коммутатора 19, второй контакт коммутатора подключен к информационному входу интегратора 16, третий контакт коммутатора подключен к нулевому потенциалу, второй управляющий вход 11 секции подключен к управляющему контакту коммутатора 19, третий управляющий вход 9 секции подключен к управляющему контакту первого замыкающего ключа 17, четвертый управляющий вход 8 подключен к управляющему контакту второго замыкающего ключа 18, первый управляющий вход обнуления 5 подключен к входу сброса интегратора 16, выход интегратора подключен к входным контактам первого и второго замыкающих ключей, выход первого замыкающего ключа подключен к входу первого блока аналоговой памяти 20, выход второго замыкающего ключа подключен к входу второго блока аналоговой памяти 21, выход первого блока аналоговой памяти подключен к первому входу сумматора 22 секции интегрирования и к первому выходу 13 секции интегрирования, выход второго блока аналоговой памяти подключен к инверсному входу сумматора 22 и к третьему выходу 15 секции интегрирования, выход сумматора секции интегрирования подключен к второму выходу 14 секции интегрирования.

На фиг.3 представлены эпюры напряжения устройства двухтактного интегрирования с компенсацией погрешностей.

Рассмотрим работу устройства для случая, когда входной сигнал u_вх(t) имеет форму прямоугольных импульсов длительностью 2τ. Входной сигнал через вход 4 устройства подается на информационные входы 3 первой и второй секций интегрирования. Интегрирование входного сигнала начинается с прекращением подачи напряжения сброса U₂ на вход 6. На вход 7 устройства подается прямоугольный импульс периода интегрирования U₃ длительностью 2τ, на вход 10 подается прямоугольный импульс первого полупериода интегрирования U₄ длительностью τ, подключая информационный вход 4 устройства через коммутатор 19 к входу интегратора 16 первой секции. На вход 12 в момент времени t₂ после завершения первого полупериода подается прямоугольный импульс второго полупериода интегрирования U₅ длительностью τ, подключая информационный вход 4 устройства через коммутатор 19 к входу интегратора 16 второй секции.

В первой интегральной секции в первом полупериоде на управляющие контакты коммутатора 19 и ключа 17 подается импульс первого полупериода интегрирования U₄ длительностью τ, на управляющий контакт ключа 18 подается импульс периода интегрирования U₃ длительностью 2τ, при этом ключи 17 и 18 замкнуты, информационный вход 3 секции через коммутатор 19 подключен к информационному входу интегратора 16, и на вход интегратора подается напряжение входного сигнала напряжение u_вх(t), на выходе интегратора формируется сигнал интегральной функции входного напряжения за первый полупериод, содержащий ошибку, наведенную током смещения и напряжением сдвига. Этот сигнал через ключ 17 поступает в блок аналоговой памяти 20 первой секции интегрирования и из него подается на выход 13 секции и на первый вход сумматора секции 22 U_вх1Σ, через замкнутый ключ 18 сигнал интегратора поступает в блок аналоговой памяти 21, в котором формируется напряжение U_n2, повторяющее в первом полупериоде U_вх1Σ, и далее напряжение U_n2 поступает на инверсный вход сумматора 22 секции. Таким образом, на выходе 15 сумматора 22 первой секции интегрирования и на втором входе сумматора 2 устройства в первом полупериоде напряжение U_вх2Σ будет нулевым.

Во второй интегральной секции в первом полупериоде второй контакт и третий контакты коммутатора 19 замкнуты, ключи 17 и 18 замкнуты, вход интегратора 16 находится под нулевым потенциалом, на выходе интегратора формируется сигнал, содержащий только интегральную функцию ошибки, наведенную током смещения и напряжением сдвига за первый полупериод интегрирования, которая записывается через замкнутые ключи 17 и 18 в блоки аналоговой памяти 20 U_n3 и 21 U_n4. Разность напряжений U_n3-U_n4 из сумматора секции 22 подается на выход 14 второй секции, задавая нулевой потенциал на третьем входе сумматора 2 устройства U_вх3Σ в первом полупериоде. На инверсный вход сумматора 2 устройства в первом полупериоде с выхода 15 второй секции подается сигнал U_вх4Σ- интегральной функции ошибки интегрирования интегратора секции U_n4 за первый полупериод.

В момент времени t₂, через промежуток времени τ после начала интегрирования импульс первого полупериода интегрирования U₄ заканчивается, при этом в первой секции интегрирования размыкается ключ 17 и информационный вход интегратора замыкается через коммутатор на землю, на вход интегратора первой секции подается нулевой потенциал, и продолжает интегрироваться только наведенная ошибка, которая вместе с накопленной интегральной составляющей первого полупериода передается через замкнутый ключ 18 во второй блок аналоговой памяти 21. В первом блоке памяти 20 первой секции весь второй полупериод сохраняет накопленное за интервал τ напряжение U_вх1Σ(t₂), равное интегралу входного напряжения плюс ошибка интегрирования за первый полупериод. Оно подается на первый вход сумматора 22 секции и на первый вход сумматора 2 устройства. В процессе интегрирования во втором блоке памяти первой секции формируется сигнал U_n2, который накапливает ошибку интегрирования за весь период и суммирует ее с интегральной функцией входного напряжения первого полупериода интегрирования. Этот сигнал подается на инверсный вход сумматора секции 22, вычитается из напряжения U_вх1Σ, формируя сигнал ошибки интегратора первой секции в течение полупериода U_вх2Σ.

Во втором полупериоде во второй секции ключ 17 замкнут, ключ 18 разомкнут, информационный вход интегратора через коммутатор подключен к входу 3 секции. Напряжение U_n4 на выходе блока аналоговой памяти 21 остается неизменным, равным ошибке интегрирования за интервал τ. На вход интегратора через коммутатор поступает напряжение U_вх(t), с выхода интегратора в блок памяти 20 поступает сигнал U_n3 интегральной функции входного напряжения U_вх(t) за второй полупериод, содержащий ошибку, наведенную током смещения и напряжением сдвига за первый полупериод, плюс ошибку, накапливаемую с момента времени t₂. Напряжение U_n3 из блока памяти 20 подается на первый вход сумматора секции 22, а напряжение U_n4 из блока памяти 21 подается на инверсный вход сумматора секции 22 и на третий выход 15 второй секции интегрирования. На выходе 14 второй секции формируется сигнал U_вх3Σ(t), содержащий интегральную функцию входного напряжения и сигнала ошибки за промежуток времени t₂-t₃. На выход 15 второй секции подается сигнал ошибки интегратора U_вх4Σ- с обратным знаком, сформированной в первом полупериоде интегрирования.

В момент времени t₃ напряжения U₃, U₄, U₅ обнулены, ключи 17 и 18 в обеих секциях размыкаются, в блоках памяти двух секций интегрирования фиксируются значения напряжений U_вх1Σ(t₃), U_n2(t₃), U_n3(t₃), U_n4(t₃). В блоке памяти 20 первой секции фиксируется значение интегральной функции вместе с ошибкой интегрирования за первый полупериод U_вх1Σ(t₃), которое сохраняется до следующего цикла интегрирования, в блоке памяти 21 первой секции фиксируется значение U_n2(t₃), равное сумме интегральной функции за первый полупериод плюс значение ошибки интегрирования, накопленной интегратором первой секции за два полупериода. U_вх1Σ подается на первый вход сумматора 22 первой секции, а на его инверсный вход подается U_n2. Таким образом, на втором выходе 14 первой интегральной секции получается разность U_вх2Σ(t₃)=U_вх1Σ(t₃)-U_n2(t₃), которая является выделенной во втором полупериоде ошибкой интегрирования интегратора первой секции с обратным знаком. Подавая U_вх1Σ(t₃) и U_вх2Σ(t₃) на сумматор устройства 2, в момент времени t₃ получим составляющую суммы, задающее точное значение интеграла функции U_вх(t), за полпериода t=0…τ. В блоке памяти 20 второй секции фиксируется значение интегральной функции вместе с ошибкой интегрирования U_n3(t₃) за период, в блоке памяти 21 второй секции фиксируется значение U_n4(t₃), равное выделенной ошибке интегрирования второго интегратора за полупериод, с выхода сумматора секции в момент t₃ на третий вход сумматора 2 устройства подается напряжение U_вх3Σ=U_n3(t₃)-U_n4(t₃), равное значению интеграла входной функции U_вх(t) с ошибкой интегрирования за второй полупериод, из него вычитается напряжение U_вх4Σ-(t₃)=U_n4(t₃), подаваемое на инверсный вход сумматора 2, равное ошибке интегрирования второго интегратора за полупериод, которая на выходе сумматора 2 устройства полностью компенсирует накопленную ошибку интегрирования второго интегратора за полупериод.

При сбалансированных паразитных составляющих выходных напряжений интеграторов двух секций интегрирования напряжение U_Σ(t) на выходе устройства приближается к идеальной интегральной функции входного напряжения на всем интервале интегрирования, так как в сумматоре 2 устройства в первом полупериоде происходит коррекция функции интегрирования первой интегральной секции U_вх1Σ(t) напряжением ошибки U_вх4Σ-(t) второй интегральной секции, а во втором полупериоде происходит коррекция функции интегрирования второй интегральной секции U_вх3Σ(t) напряжением ошибки U_вх2Σ(t) первой интегральной секции.

Аналогичным образом устройство будет функционировать при других формах входных сигналов.

Применение компенсации ошибок интегрирования в способе и устройстве двухтактного интегрирования не требуется юстировки интеграторов на операционных усилителях, проведения дополнительных процедур и схем для измерения паразитных составляющих интегрирования, позволяет полностью скомпенсировать влияние напряжений сдвига и токов смещения за один временной интервал интегрирования, что выгодно отличает предлагаемое техническое решение от прототипов.