Результат интеллектуальной деятельности: ТОКОВЫЙ ПОРОГОВЫЙ ТРОИЧНЫЙ ЭЛЕМЕНТ "МИНИМУМ"

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.

В различных вычислительных и управляющих системах широко используются компараторы, реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами. В настоящее время двоичная элементная база практически достигла предельных функциональных возможностей, одним из перспективных путей дальнейшего повышения эффективности цифровых устройств является переход от двоичных булевых функций к многозначным логическим функциям и реализация соответствующей многозначной элементной базы.

В патенте [15], статьях [16-18], а также монографиях [19-20] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I₀. Заявляемое устройство «Токовый пороговый троичный элемент «Минимум» относится к этому типу логических элементов. Логическая функция «минимум» для k-значных переменных является естественным обобщением логической функции конъюнкция, определяемой только для булевых двоичных переменных, т.е. логический элемент минимум является обобщением элемента И для переменных со значностью более 2.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте RU 2701108 («Токовый пороговый логический элемент «Неравнозначность»», МПК H03K 19/21, H03K 19/212, H03K 19/215, G03F 3/26, 2019 г.). Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные полевые транзисторы с объединенными затворами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму 11 источнику напряжения смещения, истоки первого 4 и четвертого 8 входных полевых транзисторов соединены друг с другом, истоки второго 5 и пятого 9 входных полевых транзисторов связаны друг с другом, истоки третьего 6 и шестого 10 входных полевых транзисторов соединены друг с другом, первое 12 токовое зеркало, согласованное с первой 13 шиной источника питания, вход которого подключен к стоку четвёртого 8 входного полевого транзистора, второе 14 токовое зеркало, согласованное с первой 13 шиной источника питания, третье 15 токовое зеркало, согласованное с первой 13 шиной источника питания, выход которого подключен к выходу 3 устройства, четвертое 16 токовое зеркало, согласованное со второй 17 шиной источника питания, содержащее выход 18, вход которого соединён с первым 1 входом устройства, пятое 19 токовое зеркало, согласованное со второй 17 шиной источника питания, вход которого подключен к стоку первого 4 входного полевого транзистора, первый 20 источник опорного тока, седьмой 21 и восьмой 22 входные полевые транзисторы, истоки которых объединены и связаны со второй 17 шиной источника питания через второй 23 источник опорного тока, затвор седьмого 21 входного полевого транзистора соединён с объединёнными истоками второго 5 и пятого 9 входных полевых транзисторов, третий 24 источник напряжения смещения подключен к затвору восьмого 22 входного полевого транзистора, третий 25 источник опорного тока включен между второй 17 шиной источника питания и объединёнными истоками третьего 6 и шестого 10 входных полевых транзисторов, девятый 26 и десятый 27 входные полевые транзисторы, истоки которых объединены и связаны со второй 17 шиной источника питания через четвёртый 28 источник опорного тока, затвор девятого 26 входного полевого транзистора соединён с объединёнными истоками третьего 6 и шестого 10 входных полевых транзисторов, сток девятого 26 входного полевого транзистора подключен ко входу третьего 15 токового зеркала, четвёртый 29 источник напряжения смещения подключен к затвору десятого 27 входного полевого транзистора, стоки пятого 9, шестого 10 и десятого 27 входных полевых транзисторов соединены с первой 13 шиной источника питания, стоки второго 5 и третьего 6 входных полевых транзисторов подключены ко второй 17 шине источника питания.

Существенный недостаток известного логического элемента состоит в том, что он реализует двоичную булеву функцию и не предоставляет возможность работы с многозначными входными и выходными токовыми сигналами, что в конечном итоге приводит к сокращению функциональных возможностей и снижению его быстродействия. Это не позволяет создать функционально полный базис средств цифровой техники, Применение многозначных пороговых функций и соответствующих им пороговых элементов, кроме реализации заданной логической функции, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.

Основная задача предлагаемого изобретения состоит в создании токового порогового троичного элемента «Минимум», в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу цифровых устройств, работающих на принципах многозначной линейной алгебры [19-20].

Поставленная задача решается тем, что в логическом элементе (фиг.1),

содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные полевые транзисторы с объединенными затворами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму 11 источнику напряжения смещения, истоки первого 4 и четвертого 8 входных полевых транзисторов соединены друг с другом, истоки второго 5 и пятого 9 входных полевых транзисторов связаны друг с другом, истоки третьего 6 и шестого 10 входных полевых транзисторов соединены друг с другом, первое 12 токовое зеркало, согласованное с первой 13 шиной источника питания, вход которого подключен к стоку четвёртого 8 входного полевого транзистора, второе 14 токовое зеркало, согласованное с первой 13 шиной источника питания, третье 15 токовое зеркало, согласованное с первой 13 шиной источника питания, выход которого подключен к выходу 3 устройства, четвертое 16 токовое зеркало, согласованное со второй 17 шиной источника питания, содержащее выход 18, вход которого соединён с первым 1 входом устройства, пятое 19 токовое зеркало, согласованное со второй 17 шиной источника питания, вход которого подключен к стоку первого 4 входного полевого транзистора, первый 20 источник опорного тока, седьмой 21 и восьмой 22 входные полевые транзисторы, истоки которых объединены и связаны со второй 17 шиной источника питания через второй 23 источник опорного тока, затвор седьмого 21 входного полевого транзистора соединён с объединёнными истоками второго 5 и пятого 9 входных полевых транзисторов, третий 24 источник напряжения смещения подключен к затвору восьмого 22 входного полевого транзистора, третий 25 источник опорного тока включен между второй 17 шиной источника питания и объединёнными истоками третьего 6 и шестого 10 входных полевых транзисторов, девятый 26 и десятый 27 входные полевые транзисторы, истоки которых объединены и связаны со второй 17 шиной источника питания через четвёртый 28 источник опорного тока, затвор девятого 26 входного полевого транзистора соединён с объединёнными истоками третьего 6 и шестого 10 входных полевых транзисторов, сток девятого 26 входного полевого транзистора подключен ко входу третьего 15 токового зеркала, четвёртый 29 источник напряжения смещения подключен к затвору десятого 27 входного полевого транзистора, стоки пятого 9, шестого 10 и десятого 27 входных полевых транзисторов соединены с первой 13 шиной источника питания, стоки второго 5 и третьего 6 входных полевых транзисторов подключены ко второй 17 шине источника питания, предусмотрены новые элементы и связи - в схему введены первое 30 дополнительное токовое зеркало, согласованное со второй 17 шиной источника питания, которое содержит первый 31 и второй 32 выходы, первый 33 и второй 34 дополнительные входные полевые транзисторы, второе 35 дополнительное токовое зеркало, согласованное с первой 13 шиной источника питания, которое имеет первый 36 и второй 37 выходы, в четвертом 16 токовом зеркале предусмотрен дополнительный выход 38, истоки первого 33 и второго 34 дополнительных входных полевых транзисторов соединены друг с другом, вход второго 14 токового зеркала подключен к выходу 18 четвертого 16 токового зеркала, выход второго 14 токового зеркала соединён с первым 31 выходом первого 30 дополнительного токового зеркала и подключен к объединённым истокам первого 4 и четвёртого 8 входных полевых транзисторов, второй 2 вход устройства связан со входом первого 30 дополнительного токового зеркала, дополнительный 38 выход четвертого 16 токового зеркала подключен ко второму 32 выходу первого 30 дополнительного токового зеркала, а также выходу первого 12 токового зеркала и соединён с объединёнными истоками первого 33 и второго 34 дополнительных входных полевых транзисторов, выход пятого 19 токового зеркала подключен ко входу первого 12 токового зеркала, сток первого 33 дополнительного входного полевого транзистора согласован со второй 17 шиной источника питания, сток второго 34 дополнительного входного полевого транзистора подключен ко входу второго 35 дополнительного токового зеркала, первый 36 выход второго 35 дополнительного токового зеркала связан со второй 17 шиной источника питания через первый 20 источник опорного тока и соединён с объединёнными истоками второго 5 и пятого 9 входных полевых транзисторов, второй 37 выход второго 35 дополнительного токового зеркала подключен к затвору девятого 26 входного полевого транзистора, сток седьмого 21 входного полевого транзистора соединён со входом третьего 15 токового зеркала, сток восьмого 22 входного полевого транзистора связан с первой 13 шиной источника питания, затвор первого 33 дополнительного входного полевого транзистора подключен к первому 7 источнику напряжения смещения, затвор второго 34 дополнительного входного полевого транзистора соединён со вторым 11 источником напряжения смещения.

На фиг. 1 показана схема прототипа,

на фиг. 2 –схема заявляемого токового порогового троичного элемента «Минимум» на полевых транзисторах в соответствии с п.1 формулы изобретения.

На фиг. 3 представлена схема предлагаемого логического элемента «Минимум» фиг. 2 в среде компьютерного моделирования Micro-Cap на моделях биполярных транзисторов.

На фиг. 4 приведены осциллограммы входных и выходных сигналов схемы элемента «Минимум» фиг. 3.

Токовый пороговый троичный элемент «Минимум» фиг. 2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные полевые транзисторы с объединенными затворами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму 11 источнику напряжения смещения, истоки первого 4 и четвертого 8 входных полевых транзисторов соединены друг с другом, истоки второго 5 и пятого 9 входных полевых транзисторов связаны друг с другом, истоки третьего 6 и шестого 10 входных полевых транзисторов соединены друг с другом, первое 12 токовое зеркало, согласованное с первой 13 шиной источника питания, вход которого подключен к стоку четвёртого 8 входного полевого транзистора, второе 14 токовое зеркало, согласованное с первой 13 шиной источника питания, третье 15 токовое зеркало, согласованное с первой 13 шиной источника питания, выход которого подключен к выходу 3 устройства, четвертое 16 токовое зеркало, согласованное со второй 17 шиной источника питания, содержащее выход 18, вход которого соединён с первым 1 входом устройства, пятое 19 токовое зеркало, согласованное со второй 17 шиной источника питания, вход которого подключен к стоку первого 4 входного полевого транзистора, первый 20 источник опорного тока, седьмой 21 и восьмой 22 входные полевые транзисторы, истоки которых объединены и связаны со второй 17 шиной источника питания через второй 23 источник опорного тока, затвор седьмого 21 входного полевого транзистора соединён с объединёнными истоками второго 5 и пятого 9 входных полевых транзисторов, третий 24 источник напряжения смещения подключен к затвору восьмого 22 входного полевого транзистора, третий 25 источник опорного тока включен между второй 17 шиной источника питания и объединёнными истоками третьего 6 и шестого 10 входных полевых транзисторов, девятый 26 и десятый 27 входные полевые транзисторы, истоки которых объединены и связаны со второй 17 шиной источника питания через четвёртый 28 источник опорного тока, затвор девятого 26 входного полевого транзистора соединён с объединёнными истоками третьего 6 и шестого 10 входных полевых транзисторов, сток девятого 26 входного полевого транзистора подключен ко входу третьего 15 токового зеркала, четвёртый 29 источник напряжения смещения подключен к затвору десятого 27 входного полевого транзистора, стоки пятого 9, шестого 10 и десятого 27 входных полевых транзисторов соединены с первой 13 шиной источника питания, стоки второго 5 и третьего 6 входных полевых транзисторов подключены ко второй 17 шине источника питания. В схему введены первое 30 дополнительное токовое зеркало, согласованное со второй 17 шиной источника питания, которое содержит первый 31 и второй 32 выходы, первый 33 и второй 34 дополнительные входные полевые транзисторы, второе 35 дополнительное токовое зеркало, согласованное с первой 13 шиной источника питания, которое имеет первый 36 и второй 37 выходы, в четвертом 16 токовом зеркале предусмотрен дополнительный выход 38, истоки первого 33 и второго 34 дополнительных входных полевых транзисторов соединены друг с другом, вход второго 14 токового зеркала подключен к выходу 18 четвертого 16 токового зеркала, выход второго 14 токового зеркала соединён с первым 31 выходом первого 30 дополнительного токового зеркала и подключен к объединённым истокам первого 4 и четвёртого 8 входных полевых транзисторов, второй 2 вход устройства связан со входом первого 30 дополнительного токового зеркала, дополнительный 38 выход четвертого 16 токового зеркала подключен ко второму 32 выходу первого 30 дополнительного токового зеркала, а также выходу первого 12 токового зеркала и соединён с объединёнными истоками первого 33 и второго 34 дополнительных входных полевых транзисторов, выход пятого 19 токового зеркала подключен ко входу первого 12 токового зеркала, сток первого 33 дополнительного входного полевого транзистора согласован со второй 17 шиной источника питания, сток второго 34 дополнительного входного полевого транзистора подключен ко входу второго 35 дополнительного токового зеркала, первый 36 выход второго 35 дополнительного токового зеркала связан со второй 17 шиной источника питания через первый 20 источник опорного тока и соединён с объединёнными истоками второго 5 и пятого 9 входных полевых транзисторов, второй 37 выход второго 35 дополнительного токового зеркала подключен к затвору девятого 26 входного полевого транзистора, сток седьмого 21 входного полевого транзистора соединён со входом третьего 15 токового зеркала, сток восьмого 22 входного полевого транзистора связан с первой 13 шиной источника питания, затвор первого 33 дополнительного входного полевого транзистора подключен к первому 7 источнику напряжения смещения, затвор второго 34 дополнительного входного полевого транзистора соединён со вторым 11 источником напряжения смещения.

Рассмотрим работу предлагаемой схемы ЛЭ фиг.2. Пороговая реализация троичной логической функции описывается следующим уравнением:

Таблица истинности функции представлена ниже

Входная переменная «x₁» в виде сигнала втекающего тока поступает на первый 1 вход устройства и далее на вход четвертого 16 токового зеркала. Выходной сигнал с выхода четвертого 16 токового зеркала подаётся на вход второго 14 токового зеркала. Входная переменная «x₂» в виде сигнала втекающего тока поступает на второй 2 вход устройства и далее на вход первого 30 дополнительного токового зеркала. Выходной сигнал с первого 31 выхода первого 30 дополнительного токового зеркала вычитается из сигнала с выхода второго 14 токового зеркала и далее поступает на объединённые истоки первого 4 и четвертого 8 входных полевых транзисторов. Режимы работы первого 4 и четвертого 8 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения. Далее входной сигнал подается со стока первого 4 входного полевого транзистора на вход пятого 19 токового зеркала. Выходной сигнал с выхода пятого 19 токового зеркала складывается с сигналом со стока четвертого 8 входного полевого транзистора и подаётся на вход первого 12 токового зеркала, на выходе которого формируется сигнала модуля разности входных сигналов |x₁–x₂|. Сигнал с дополнительного выхода 38 четвертого 16 токового зеркала складывается с сигналом со второго 32 выхода первого 30 дополнительного токового зеркала, причём из этого сигнала вычитается сигнал с выхода первого 12 токового зеркала, и подаётся на объединённые истоки первого 33 и второго 34 дополнительных входных полевых транзисторов, а затем на вход второго 35 дополнительного токового зеркала, где преобразуется в равный им втекающий ток и из сигнала с первого 36 выхода второго 35 дополнительного токового зеркала вычитается ток первого 20 источника опорного тока и подаётся на объединённые истоки второго 5 и пятого (9) входных полевых транзисторов, а затем на затвор седьмого 21 входного полевого транзистора. Седьмой 21 и восьмой 22 входные полевые транзисторы образуют ДК, переключение токов стоков этих транзисторов определяется сигналом, поступающим на затвор седьмого 21 входного полевого транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной c пороговым уровнем тока 3,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах диапазона изменения тока 0,5I₀. При положительной разности сигналов ток первого 23 источника опорного тока через сток седьмого 21 входного полевого транзистора реализует второе слагаемое выражения (1) и в виде сигнала тока подается на вход третьего 15 токового зеркала. Сигнал со второго 37 выхода второго 35 дополнительного токового зеркала подаётся на объединённые истоки третьего 6 и шестого 10 входных полевых транзисторов, а затем на затвор девятого 26 входного полевого транзистора, причём из этого сигнала вычитается ток третьего 25 источника опорного тока. Девятый 26 и десятый 27 входные полевые транзисторы образуют ДК, переключение токов стоков этих транзисторов определяется сигналом, поступающим на затвор девятого 26 входного полевого транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной c пороговым уровнем тока 1,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах диапазона изменения тока 0,5I₀. При положительной разности сигналов –1,5 ток четвертого 28 источника опорного тока через сток девятого 26 входного полевого транзистора реализует первое слагаемое выражения (1) и в виде сигнала тока подается на вход третьего 15 токового зеркала.

В схеме на фиг. 2 двухполюсник 39 служит для обнаружения наличия кванта тока в выходной цепи в процессе экспериментальных исследований.

Показанные на фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение токового порогового троичного элемента «Минимум» является необходимым компонентом функционально полных базисов, характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 5.742.154, 1998 г.

2. Патентная заявка US 2007/0018694, 2007 г.

3. Патент US 6.414.519, 2002 г.

4. Патент US 6.566.912, 2003 г.

5. Патент US 6.700.413, 2004 г.

6. Патентная заявка US 2004/0263210, 2004 г.

7. Патент US 6.680.625, 2004 г.

8. Патент SU 1621164, 1991 г.

9. Патент US 6.573.758, 2003 г.

10. Патент US 5.155.387, 1992 г.

11. Патент US 4.713.790, 1987 г.

12. Патент US 5.608.741, 1997 г.

13. Патент US 4.185.210, fig.2, 1980 г.

14. Патент US 3.040.192, fig.1. 1962 г.

15. Патент RU 2701108, 2019 г.

16. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.

17. N.V. Butyrlagin, N.I. Chernov, N.N. Prokopenko, V.Y. Yugai, CMOS Current Logic Elements: Application Features for Processing Analog and Digital Signals, 2018 14th International Scientific-Technical Conference on Actual Problems of Electronic Instrument Engineering, APEIE 2018 – Proceedings, 8545774, pp. 196-199, DOI: 10.1109/APEIE.2018.8545774.

18. N.V. Butyrlagin, N.I. Chemov, N.N. Prokopenko, V. Yugay, Linear Algebra as a Mathematical Apparatus of Threshold Synthesis of Digital Structures, Telfor 2018, Serbia, Belgrade, 2018, pp. 1-4. DOI: 10.1109/TELFOR.2018.8612001.

19. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. – Таганрог: ТРТУ, 2001. – 147с.

20. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. – ТРТУ, 2004г., 118 с.