Результат интеллектуальной деятельности: ТОКОВЫЙ ПОРОГОВЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "НЕРАВНОЗНАЧНОСТЬ"

Предполагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.

В различных вычислительных и управляющих системах широко используются логические элементы «Неравнозначность» (ЛЭ), реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I₀. Заявляемое устройство «Неравнозначность» относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5.742.154 («Multi-stage current feedback amplifier», МПК H03F 3/30, 1998 г.). Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные транзисторы с объединенными базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, эмиттеры первого 4 и четвертого 8 входных транзисторов объединены, эмиттеры второго 5 и пятого 9 входных транзисторов объединены, эмиттеры третьего 6 и шестого 10 входных транзисторов объединены, первое 12 токовое зеркало, согласованное с первой 13 шиной источника питания, причём его выход подключен к выходу 3 устройства, второе 14 токовое зеркало, согласованное с первой 13 шиной источника питания, вспомогательный источник опорного тока 15, третье 16 токовое зеркало, согласованное со второй 17 шиной источника питания, четвертое 18 токовое зеркало, согласованное со второй 17 шиной источника питания, вход которого подключен к коллектору первого 4 входного транзистора.

Существенный недостаток известного логического элемента состоит в том, что он не предоставляет возможность работы с токовыми пороговыми сигналами, что в конечном итоге приводит к снижению его быстродействия. Это не позволяет создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов. В первую очередь это связано с тем, что известная схема имеет погрешности преобразования сигналов, происходящие на каждой операции, эти погрешности неизбежно суммируются в выходном сигнале и могут приводить к заметным общим отклонениям от уровней опорных сигналов. Применение пороговых функций и соответствующих им пороговых элементов, кроме реализации заданной логической функции, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.

Основная задача предлагаемого изобретения состоит в создании токового порогового логического элемента «Неравнозначность», в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].

Поставленная задача решается тем, что в логическом элементе (фиг.1),

содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные транзисторы с объединенными базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, эмиттеры первого 4 и четвертого 8 входных транзисторов объединены, эмиттеры второго 5 и пятого 9 входных транзисторов объединены, эмиттеры третьего 6 и шестого 10 входных транзисторов объединены, первое 12 токовое зеркало, согласованное с первой 13 шиной источника питания, причём его выход подключен к выходу 3 устройства, второе 14 токовое зеркало, согласованное с первой 13 шиной источника питания, вспомогательный источник опорного тока 15, третье 16 токовое зеркало, согласованное со второй 17 шиной источника питания, четвертое 18 токовое зеркало, согласованное со второй 17 шиной источника питания, вход которого подключен к коллектору первого 4 входного транзистора, предусмотрены новые элементы и связи – в схему введены дополнительное 19 токовое зеркало, первый 20, второй 21, третий 22 и четвертый 23 дополнительные входные транзисторы, первый 24, второй 25 и третий 26 дополнительные источники опорного тока, первый 27 и второй 28 дополнительные источники напряжения смещения, первый 1 вход устройства подключен ко входу третьего 16 токового зеркала, второй 2 вход устройства подключен к выходу третьего 16 токового зеркала и объединённым эмиттерам первого 4 и четвертого 8 входных транзисторов, коллектор четвертого 8 входного транзистора подключен ко входу дополнительного 19 токового зеркала, которое согласовано с первой 13 шиной источника питания, коллекторы второго 5 и третьего 6 входных транзисторов согласованы со второй 17 шиной источника питания, коллекторы пятого 9 и шестого 10 входных транзисторов согласованы с первой 13 шиной источника питания, выход четвертого 18 токового зеркала связан с первой 13 шиной источника питания через вспомогательный источник опорного тока 15 и подключен к эмиттерам второго 5 и пятого 9 входных транзисторов, эмиттеры первого 20 и второго 21 дополнительных входных транзисторов объединены и подключены ко второй 17 шине источника питания через первый 24 дополнительный источник опорного тока, база первого 20 дополнительного входного транзистора подключена к объединённым эмиттерам второго 5 и пятого 9 входных транзисторов, база второго 21 дополнительного входного транзистора подключена первому 27 дополнительного источнику напряжения смещения, коллектор второго 21 дополнительного входного транзистора подключен ко входу второго 14 токового зеркала, выход дополнительного 19 токового зеркала подключен к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов и связан со второй 17 шиной источников питания через второй 25 дополнительный источник опорного тока, эмиттеры третьего 22 и четвертого 23 дополнительных входных транзисторов объединены и подключены ко второй 17 шине источника питания через третий 26 дополнительный источник опорного тока, база третьего 22 дополнительного входного транзистора подключена к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов, база четвертого 23 дополнительного входного транзистора подключена второму 28 дополнительному источнику напряжения смещения, коллектор третьего 22 дополнительного входного транзистора подключен ко входу первого 12 токового зеркала, коллекторы первого 20 и четвертого 23 дополнительных входных транзисторов подключены к первой 13 шине источника.

На чертеже фиг. 1 показана схема прототипа, а на чертеже фиг. 2 –схема заявляемого токового порогового логического элемента «Неравнозначность» на биполярных транзисторах в соответствии с п.1 формулы изобретения.

На чертеже фиг. 3 изображена схема заявляемого устройства на полевых транзисторах в соответствии с п. 2 формулы изобретения.

На чертеже фиг. 4 представлена схема токового порогового логического элемента «Неравнозначность» фиг. 3 в среде компьютерного моделирования Cadence на моделях полевых транзисторов XB06.

На чертеже фиг. 5 приведены осциллограммы входных и выходных сигналов схемы элемента «Неравнозначность» фиг. 4.

Токовый пороговый логический элемент «Неравнозначность» фиг. 2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные транзисторы с объединенными базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, эмиттеры первого 4 и четвертого 8 входных транзисторов объединены, эмиттеры второго 5 и пятого 9 входных транзисторов объединены, эмиттеры третьего 6 и шестого 10 входных транзисторов объединены, первое 12 токовое зеркало, согласованное с первой 13 шиной источника питания, причём его выход подключен к выходу 3 устройства, второе 14 токовое зеркало, согласованное с первой 13 шиной источника питания, вспомогательный источник опорного тока 15, третье 16 токовое зеркало, согласованное со второй 17 шиной источника питания, четвертое 18 токовое зеркало, согласованное со второй 17 шиной источника питания, вход которого подключен к коллектору первого 4 входного транзистора. В схему введены дополнительное 19 токовое зеркало, первый 20, второй 21, третий 22 и четвертый 23 дополнительные входные транзисторы, первый 24, второй 25 и третий 26 дополнительные источники опорного тока, первый 27 и второй 28 дополнительные источники напряжения смещения, первый 1 вход устройства подключен ко входу третьего 16 токового зеркала, второй 2 вход устройства подключен к выходу третьего 16 токового зеркала и объединённым эмиттерам первого 4 и четвертого 8 входных транзисторов, коллектор четвертого 8 входного транзистора подключен ко входу дополнительного 19 токового зеркала, которое согласовано с первой 13 шиной источника питания, коллекторы второго 5 и третьего 6 входных транзисторов согласованы со второй 17 шиной источника питания, коллекторы пятого 9 и шестого 10 входных транзисторов согласованы с первой 13 шиной источника питания, выход четвертого 18 токового зеркала связан с первой 13 шиной источника питания через вспомогательный источник опорного тока 15 и подключен к эмиттерам второго 5 и пятого 9 входных транзисторов, эмиттеры первого 20 и второго 21 дополнительных входных транзисторов объединены и подключены ко второй 17 шине источника питания через первый 24 дополнительный источник опорного тока, база первого 20 дополнительного входного транзистора подключена к объединённым эмиттерам второго 5 и пятого 9 входных транзисторов, база второго 21 дополнительного входного транзистора подключена первому 27 дополнительного источнику напряжения смещения, коллектор второго 21 дополнительного входного транзистора подключен ко входу второго 14 токового зеркала, выход дополнительного 19 токового зеркала подключен к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов и связан со второй 17 шиной источников питания через второй 25 дополнительный источник опорного тока, эмиттеры третьего 22 и четвертого 23 дополнительных входных транзисторов объединены и подключены ко второй 17 шине источника питания через третий 26 дополнительный источник опорного тока, база третьего 22 дополнительного входного транзистора подключена к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов, база четвертого 23 дополнительного входного транзистора подключена второму 28 дополнительному источнику напряжения смещения, коллектор третьего 22 дополнительного входного транзистора подключен ко входу первого 12 токового зеркала, коллекторы первого 20 и четвертого 23 дополнительных входных транзисторов подключены к первой 13 шине источника.

На чертеже фиг. 3, в соответствии с п. 2 формулы изобретения, в качестве первого 4, второго 5, третьего 6, четвертого 8, пятого 9 и шестого 10 входных транзисторов, а также первого 20, второго 21, третьего 22, четвертого 23 дополнительных транзисторов используются полевые транзисторы, причём исток каждого из полевых транзисторов соответствует эмиттеру, затвор – базе, а сток – коллектору биполярного транзистора [18].

Рассмотрим работу предлагаемой схемы ЛЭ фиг.2.

Функция «Неравнозначность» на основе пороговых функций может быть реализована следующим выражением:

y=(x₂>x₁)+(x₁>x₂). (1)

Так как обе операции сравнения не могут одновременно принимать значение 1, то функция также может принимать только двоичные значения – 0 или 1. Для схемотехнической реализации (фиг. 2) вычисляем разности значений аргументов и с помощью компараторов (ДК) сравниваем со значением 0,5I₀, т.е. реализуем операции sign((x₂-x₁)>0,5I₀) и
sign((x₁-x₂)>0,5I₀) и далее простым суммированием токов получаем необходимый результат в соответствии с выражением (1).

Порог сравнения 0,5I₀ обеспечивает нечувствительность к погрешностям и помехам в уровнях сигналов в пределах этого порога

Таблица истинности функции «Неравнозначность»:

Входная переменная «x₁» в виде кванта втекающего тока поступает на первый 1 вход устройства и далее на вход третьего 16 токового зеркала. Входная переменная «x₂» в виде кванта втекающего тока поступает на второй 2 вход устройства, где вычитается из выходного сигнала третьего 16 токового зеркала и далее поступает на объединённые эмиттеры первого 4 и четвертого 8 входных транзисторов. Режимы работы первого 4 и четвертого 8 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов четвертого 18 и дополнительного 19 токовых зеркал. Разностный сигнал x₂–x₁ с коллектора первого 4 входного транзистора в виде сигнала вытекающего тока подается на второе 12 токовое зеркало, где преобразуется в равный ему сигнал втекающего тока. Данный сигнал подается на объединённые эмиттеры второго 5 и пятого 9 входных транзисторов, а также на базу первого 20 дополнительного входного транзистора, где вычитается квант втекающего тока вспомогательного источника опорного тока 15. Режимы работы второго 5 и пятого 9 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения. Первый 20 и второй 21 дополнительные входные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу первого 20 дополнительного входного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной  x₂–x₁  c пороговым уровнем 0,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При положительной разности сигналов (x₂–x₁)–0,5 ток первого 24 дополнительного источника опорного тока через коллектор второго 21 дополнительного входного транзистора в виде кванта тока подается на второе 12 токовое зеркало, где преобразуется в равный ему втекающий ток и передаётся на выход 3 устройства. Разностный сигнал x₁–x₂ с коллектора четвертого 8 входного транзистора в виде сигнала вытекающего тока подается на дополнительное 19 токовое зеркало, где преобразуется в равный ему сигнал втекающего тока. Данный сигнал подается на объединённые эмиттеры третьего 6 и шестого 10 входных транзисторов, а также на базу третьего 22 дополнительного входного транзистора, где из него вычитается ток 0,5I₀ второго 25 дополнительного источника опорного тока. Режимы работы третьего 6 и шестого 10 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения. Третий 22 и четвертый 23 дополнительные входные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу третьего 22 дополнительного входного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x₁–x₂ c пороговым уровнем 0,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При положительной разности сигналов (x₁–x₂)–0,5I₀ ток третьего 26 дополнительного источника опорного тока через коллектор третьего 22 дополнительного входного транзистора в виде кванта тока подается на первое 12 токовое зеркало, где преобразуется в равный ему втекающий ток и передаётся на выход 3 устройства. Выход 3 устройства суммирует выходные токи первого 12 и второго 14 токовых зеркал.

В схеме на фиг. 3 двухполюсник 29 служит для обнаружения наличия кванта тока в выходной цепи в процессе экспериментальных исследований.

Показанные на фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение токового порогового логического элемента «Неравнозначность» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 5.742.154, 1998 г.

2. Патентная заявка US 2007/0018694, 2007 г.

3. Патент US 6.414.519, 2002 г.

4. Патент US 6.566.912, 2003 г.

5. Патент US 6.700.413, 2004 г.

6. Патентная заявка US 2004/0263210, 2004 г.

7. Патент US 6.680.625, 2004 г.

8. Патент SU 1621164, 1991 г.

9. Патент US 6.573.758, 2003 г.

10. Патент US 5.155.387, 1992 г.

11. Патент US 4.713.790, 1987 г.

12. Патент US 5.608.741, 1997 г.

13. Патент US 4.185.210, fig.2, 1980 г.

14. Патент US 3.040.192, fig.1. 1962 г.

15. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. – Таганрог: ТРТУ, 2001. – 147с.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. – ТРТУ, 2004г., 118с.

18. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. - Изд. 2-е. - М.: Издательство БИНОМ 2014. - с. 126.