Результат интеллектуальной деятельности: ТОКОВЫЙ ПОРОГОВЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "НЕРАВНОЗНАЧНОСТЬ"

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.

В различных вычислительных и управляющих системах широко используются логические элементы «Неравнозначность» (ЛЭ), реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I₀. Заявляемое устройство «Неравнозначность» относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5.742.154 («Multi-stage current feedback amplifier», МПК H03F 3/30, 1998 г.). Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные транзисторы с объединенными базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, причем эмиттеры первого 4 и четвертого 8 входных транзисторов объединены, эмиттеры второго 5 и пятого 9 входных транзисторов объединены, эмиттеры третьего 6 и шестого 10 входных транзисторов объединены, первое 12 и второе 13 токовые зеркала, согласованные с первой 14 шиной источника питания, причём выход второго 13 токового зеркала связан с выходом 3 устройства, третье 15 и четвертое 16 токовые зеркала согласованы со второй 17 шиной источника питания, третье 15 токовое зеркало содержит выход 18, вспомогательный 19 источник опорного тока.

Существенный недостаток известного логического элемента состоит в том, что он не предоставляет возможность работы с токовыми пороговыми сигналами, что в конечном итоге приводит к снижению его быстродействия. Это не позволяет создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов. В первую очередь это связано с тем, что известная схема имеет погрешности преобразования сигналов, происходящие на каждой операции, эти погрешности неизбежно суммируются в выходном сигнале и могут приводить к заметным общим отклонениям от уровней опорных сигналов. Применение пороговых функций и соответствующих им пороговых элементов, кроме реализации заданной логической функции, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.

Основная задача предлагаемого изобретения состоит в создании токового порогового логического элемента «Неравнозначность», в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].

Поставленная задача решается тем, что в логическом элементе (фиг.1), содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные транзисторы с объединенными базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, причем эмиттеры первого 4 и четвертого 8 входных транзисторов объединены, эмиттеры второго 5 и пятого 9 входных транзисторов объединены, эмиттеры третьего 6 и шестого 10 входных транзисторов объединены, первое 12 и второе 13 токовые зеркала, согласованные с первой 14 шиной источника питания, причём выход второго 13 токового зеркала связан с выходом 3 устройства, третье 15 и четвертое 16 токовые зеркала согласованы со второй 17 шиной источника питания, третье 15 токовое зеркало содержит выход 18, вспомогательный 19 источник опорного тока, предусмотрены новые элементы и связи – третье 15 токовое зеркало содержит дополнительный 20 выход, в схему введены дополнительное 21 токовое зеркало, первый 22, второй 23, третий 24 и четвертый 25 дополнительные транзисторы, первый 26 и второй 27 дополнительные источники напряжения смещения, первый 28, второй 29 и третий 30 дополнительные источники опорного тока, первый 1 и второй 2 входы устройства подключены ко входу третьего 15 токового зеркала, первый 19 выход третьего 15 токового зеркала соединён со входом дополнительного 21 токового зеркала, которое согласовано с первой 14 шиной источника питания, второй 20 выход третьего 15 токового зеркала согласован с первой 14 шиной источника питания через вспомогательный 18 источник опорного тока и соединён с объединёнными эмиттерами первого 4 и четвертого 8 входных транзисторов, а также базой первого 22 дополнительного транзистора, база второго 23 дополнительного транзистора подключена к первому 26 дополнительному источнику напряжения смещения, эмиттеры первого 22 и второго 23 дополнительных транзисторов объединены и согласованы со второй 17 шиной источника питания через первый 28 дополнительный источник опорного тока, выход дополнительного 21 токового зеркала согласован со второй 17 шиной источника питания через второй 29 дополнительный источник опорного тока и соединён с объединёнными эмиттерами второго 5 и пятого 9 входных транзисторов, а также базой третьего 24 дополнительного транзистора, база четвертого 25 дополнительного транзистора подключена ко второму 27 дополнительному источнику напряжения смещения, эмиттеры третьего 24 и четвертого 25 дополнительных транзисторов объединены и согласованы с первой 14 шиной источника питания через третий 30 дополнительный источник опорного тока, коллектор второго 23 дополнительного транзистора подключен ко входу первого 12 токового зеркала, коллектор четвертого 25 дополнительного транзистора подключен ко входу четвертого 16 токового зеркала, выходы первого 12 и четвертого 16 токовых зеркал объединены и подключены к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов, коллекторы первого 4, второго 5, третьего 6 входных и третьего 24 дополнительного транзисторов согласованы со второй 17 шиной источника питания, коллекторы четвертого 8, пятого 9 входных и первого 22 дополнительного транзисторов согласованы с первой 14 шиной источника питания, выход первого 12 токового зеркала вместе с выходом четвертого 16 токового зеркала подключены к объединенным эмиттерам третьего 6 и шестого 10 транзисторов, коллектор шестого 10 входного транзистора подключен ко входу второго 13 токового зеркала.

На фиг. 1 показана схема прототипа, а на фиг. 2 – схема заявляемого токового порогового логического элемента «Неравнозначность» на биполярных транзисторах в соответствии с п.1 формулы изобретения.

На фиг. 3 показана схема заявляемого устройства на полевых транзисторах в соответствии с п. 2 формулы изобретения.

На фиг. 4 представлена схема токового порогового логического элемента «Неравнозначность» фиг. 3 в среде компьютерного моделирования Cadence на моделях полевых транзисторов XB06.

На фиг. 5 приведены осциллограммы входных и выходных сигналов схемы элемента «Неравнозначность» фиг. 4.

Токовый пороговый логический элемент «Неравнозначность» (фиг. 2) содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4, второй 5 и третий 6 входные транзисторы с объединенными базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, причем эмиттеры первого 4 и четвертого 8 входных транзисторов объединены, эмиттеры второго 5 и пятого 9 входных транзисторов объединены, эмиттеры третьего 6 и шестого 10 входных транзисторов объединены, первое 12 и второе 13 токовые зеркала, согласованные с первой 14 шиной источника питания, причём выход второго 13 токового зеркала связан с выходом 3 устройства, третье 15 и четвертое 16 токовые зеркала согласованы со второй 17 шиной источника питания, третье 15 токовое зеркало содержит выход 18, вспомогательный 19 источник опорного тока. Третье 15 токовое зеркало содержит дополнительный 20 выход, в схему введены дополнительное 21 токовое зеркало, первый 22, второй 23, третий 24 и четвертый 25 дополнительные транзисторы, первый 26 и второй 27 дополнительные источники напряжения смещения, первый 28, второй 29 и третий 30 дополнительные источники опорного тока, первый 1 и второй 2 входы устройства подключены ко входу третьего 15 токового зеркала, первый 19 выход третьего 15 токового зеркала соединён со входом дополнительного 21 токового зеркала, которое согласовано с первой 14 шиной источника питания, второй 20 выход третьего 15 токового зеркала согласован с первой 14 шиной источника питания через вспомогательный 18 источник опорного тока и соединён с объединёнными эмиттерами первого 4 и четвертого 8 входных транзисторов, а также базой первого 22 дополнительного транзистора, база второго 23 дополнительного транзистора подключена к первому 26 дополнительному источнику напряжения смещения, эмиттеры первого 22 и второго 23 дополнительных транзисторов объединены и согласованы со второй 17 шиной источника питания через первый 28 дополнительный источник опорного тока, выход дополнительного 21 токового зеркала согласован со второй 17 шиной источника питания через второй 29 дополнительный источник опорного тока и соединён с объединёнными эмиттерами второго 5 и пятого 9 входных транзисторов, а также базой третьего 24 дополнительного транзистора, база четвертого 25 дополнительного транзистора подключена ко второму 27 дополнительному источнику напряжения смещения, эмиттеры третьего 24 и четвертого 25 дополнительных транзисторов объединены и согласованы с первой 14 шиной источника питания через третий 30 дополнительный источник опорного тока, коллектор второго 23 дополнительного транзистора подключен ко входу первого 12 токового зеркала, коллектор четвертого 25 дополнительного транзистора подключен ко входу четвертого 16 токового зеркала, выходы первого 12 и четвертого 16 токовых зеркал объединены и подключены к объединённым эмиттерам третьего 6 и шестого 10 входных транзисторов, коллекторы первого 4, второго 5, третьего 6 входных и третьего 24 дополнительного транзисторов согласованы со второй 17 шиной источника питания, коллекторы четвертого 8, пятого 9 входных и первого 22 дополнительного транзисторов согласованы с первой 14 шиной источника питания, выход первого 12 токового зеркала вместе с выходом четвертого 16 токового зеркала подключены к объединенным эмиттерам третьего 6 и шестого 10 транзисторов, коллектор шестого 10 входного транзистора подключен ко входу второго 13 токового зеркала.

На фиг. 3, в соответствии с п. 2 формулы изобретения, в качестве первого 4, второго 5, третьего 6, четвертого 8, пятого 9 и шестого 10 входных транзисторов, а также первого 22, второго 23, третьего 24 и четвертого 25 дополнительных транзисторов используются полевые транзисторы, причём исток каждого из полевых транзисторов соответствует эмиттеру, затвор – базе, а сток – коллектору биполярного транзистора [18].

Рассмотрим работу предлагаемой схемы ЛЭ фиг.2.

Функция «Неравнозначность» на основе пороговых функций может быть реализован следующим выражением:

y=((x₁+x₂)>0)-(x₁+x₂>1).

Для схемотехнической реализации (фиг. 2) вычисляем сумму значений аргументов и с помощью компараторов (ДК) сравниваем со значениями 0,5I₀, 1,5 I₀, т.е. реализуем операции sign((x₁+x₂)>0,5I₀) и sign((x₁+x₂)>1,5I₀), а затем производим вычитание выходных токов ДК. Корректировка порога на 0,5I₀ обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. Третье 15 и дополнительное 21 токовые зеркала формируют два сигнала суммы аргументов с разным направлением токов для упрощения схемы вычисления разности в выходном сигнале. Для этой же цели использованы ДК с различным типом проводимости каналов транзисторов.

Таблица истинности функции «Неравнозначность»:

Входные переменные «x₁» и «x₂» суммируются и в виде втекающего тока поступают на вход третьего 15 токового зеркала. Выходной сигнал с выхода 18 третьего 15 токового зеркала подается на вход дополнительного 21 токового зеркала и преобразуется в равный ему втекающий ток, а затем передаётся на объединённые эмиттеры второго 5 и пятого 9 входных транзисторов, а также на базу третьего 24 дополнительного входного транзистора, где вычитается втекающего тока второго 29 дополнительного источника опорного тока. Режимы работы второго 5 и пятого 9 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения. Третий 24 и четвертый 25 дополнительные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу третьего 24 дополнительного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной  (x₁+x₂) c пороговым уровнем 0,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При положительной разности сигналов (x₁+x₂)–0,5 ток третьего 30 дополнительного источника опорного тока через коллектор четвертого 25 дополнительного транзистора в виде кванта тока подается на вход четвертого 16 токового зеркала. Выходной сигнал с выхода четвертого 16 токового зеркала подается на объединённые эмиттеры третьего 6 и шестого 10 входных транзисторов. Режимы работы третьего 6 и шестого 10 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения. Выходной сигнал с дополнительного 20 выхода третьего 15 токового зеркала подается на объединённые эмиттеры первого 4 и четвертого 8 входных транзисторов, а также на базу первого 22 дополнительного входного транзистора, где вычитается втекающий ток вспомогательного 19 источника опорного тока. Режимы работы первого 4 и четвертого 8 входных транзисторов задаются значениями напряжений первого 7 и второго 11 источников напряжения смещения. Первый 22 и второй 23 дополнительные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу первого 22 дополнительного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной (x₁+x₂) c пороговым уровнем 1,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При положительной разности сигналов (x₁+x₂)–1,5 ток первого 28 дополнительного источника опорного тока через коллектор второго 23 дополнительного транзистора в виде кванта тока подается на первое 12 токовое зеркало. Далее сигнал преобразуется в равный ему втекающий ток и вычитается из выходного тока четвертого 16 токового зеркала, а через коллектор шестого 10 входного транзистора полученная разность передаётся на вход второго 13 токового зеркала, где преобразуется в равный ему втекающий ток и передаётся на выход 3 устройства.

В схеме на фиг. 3 двухполюсник 31 служит для обнаружения наличия кванта тока в выходной цепи в процессе экспериментальных исследований.

Показанные на фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение токового порогового логического элемента «Неравнозначность» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 5.742.154, 1998 г.

2. Патентная заявка US 2007/0018694, 2007 г.

3. Патент US 6.414.519, 2002 г.

4. Патент US 6.566.912, 2003 г.

5. Патент US 6.700.413, 2004 г.

6. Патентная заявка US 2004/0263210, 2004 г.

7. Патент US 6.680.625, 2004 г.

8. Патент SU 1621164, 1991 г.

9. Патент US 6.573.758, 2003 г.

10. Патент US 5.155.387, 1992 г.

11. Патент US 4.713.790, 1987 г.

12. Патент US 5.608.741, 1997 г.

13. Патент US 4.185.210, fig.2, 1980 г.

14. Патент US 3.040.192, fig.1. 1962 г.

15. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. – Таганрог: ТРТУ, 2001. – 147с.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. – ТРТУ, 2004г., 118с.

18. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. - Изд. 2-е. - М.: Издательство БИНОМ 2014. - с. 126.