Результат интеллектуальной деятельности: АНАЛОГОВЫЙ ПРОЦЕССОР

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления и др.

Известны аналоговые процессоры (см., например, фиг. 1 в описании изобретения к патенту РФ 2446462, кл. G06G 7/52, 2012 г.), которые содержат реляторы и реализуют выбор из пяти входных аналоговых сигналов х₁,…,х₅ сигнала х^(r) любого заданного ранга r∈{1,…,5} (х⁽¹⁾=min(x₁,…,x₅),…,х⁽⁵⁾=max(x₁,…,x₅)).

К причине, препятствующей достижению указанного ниже технического результата при использовании известных аналоговых процессоров, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка шести входных аналоговых сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип аналоговый процессор (фиг. 1 в описании изобретения к патенту РФ 2474875, кл. G06G 7/52, 2013 г.), который содержит реляторы и реализует выбор из пяти входных аналоговых сигналов x₁,…,x₅ сигнала х^(r) любого заданного ранга r∈{1,…,5} (х⁽¹⁾=min(x₁,…,x₅),…,х⁽⁵⁾=max(x₁,…x₅)).

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка шести входных аналоговых сигналов.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации выбора из шести входных аналоговых сигналов x₁,…,x₆ сигнала х^(r) любого заданного ранга r∈{1,…,6} (х⁽¹⁾=min(x₁,…,x₆),…,x⁽⁶⁾=max(x₁,…,x₆)) при сохранении элементного базиса прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в аналоговом процессоре, содержащем двенадцать реляторов, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора, присоединенные соответственно к входам замыкающего и размыкающего ключей, причем первые входы третьего, пятого и вторые входы четвертого, пятого реляторов соединены соответственно с выходами второго, четвертого и восьмого, девятого реляторов, входы управления первого, шестого реляторов подключены к первому управляющему входу аналогового процессора, второй и третий управляющие входы которого соединены соответственно с входами управления двенадцатого и десятого реляторов, особенность заключается в том, что в него дополнительно введены пять аналогичных вышеупомянутым реляторов, первый, второй входы второго и первый, второй входы седьмого реляторов соединены соответственно с выходами первого, шестого и четырнадцатого, пятнадцатого реляторов, первый, второй входы j-го () и первый, второй входы двенадцатого реляторов подключены соответственно к выходам (j+1)-го, (j+3)-го и шестнадцатого, семнадцатого реляторов, первый, второй входы одиннадцатого и первый, второй входы тринадцатого реляторов соединены соответственно с выходами четырнадцатого, шестого и первого, пятнадцатого реляторов, первый, второй входы шестнадцатого, второй вход и выход третьего реляторов подключены соответственно к выходам первого, шестого, седьмого и первому входу четвертого реляторов, а входы управления седьмого, восьмого, девятого и выход пятого реляторов соединены соответственно с первым управляющим входом и выходом аналогового процессора, второй и третий управляющие входы которого подключены соответственно к объединенным входам управления второго, четвертого, одиннадцатого, тринадцатого, четырнадцатого, пятнадцатого, семнадцатого реляторов и объединенным входам управления третьего, пятого, шестнадцатого реляторов.

На фиг. 1 и фиг. 2 представлены соответственно схема предлагаемого аналогового процессора и схема релятора, использованного при построении указанного процессора.

Аналоговый процессор содержит реляторы 1₁,…,1₁₇. Каждый релятор содержит компаратор 2, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей 4₁ и 4₂, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора 2, присоединенные соответственно к входам ключей 4₁ и 4₂. Первый, второй входы релятора 1_i () и первый, второй входы релятора 1₇ соединены соответственно с выходами реляторов 1_j-1, 1_i+4 и 1₁₄, 1₁₅, первый, второй входы релятора 1_j () и первый, второй входы релятора 1₁₂ подключены соответственно к выходам реляторов 1_j+1, 1_j+3 и l₁₆, l₁₇, первый, второй входы релятора 1₁₁ и первый, второй входы релятора 1₁₃ соединены соответственно с выходами реляторов 1₁₄, 1₆ и l₁, 1₁₅, а первый, второй входы релятора l₁₆, выход релятора 1₅ и объединенные входы управления реляторов 1₁, 1₆, 1₇, 1₈, 1₉ подключены соответственно к выходам реляторов 1₁ 1₆, выходу и первому управляющему входу аналогового процессора, второй и третий управляющие входы которого соединены соответственно с объединенными входами управления реляторов 1₂, 1₄, 1₁₁, 1₁₂, 1₁₃, 1₁₄, 1₁₅, 1₁₇ и объединенными входами управления реляторов 1₃, 1₅, 1₁₀, 1₁₆.

Работа предлагаемого аналогового процессора осуществляется следующим образом. На его первом, втором, третьем управляющих входах фиксируются соответственно необходимые управляющие сигналы ƒ₁, ƒ₂, ƒ₃∈{0,1}. На первые и вторые входы реляторов 1₈, l₁₇; первые и вторые входы реляторов 1₁ 1₁₄; первые и вторые входы реляторов 1₆, 1₁₅ подаются соответственно подлежащие обработке аналоговые сигналы (напряжения) х₁ и х₂; х₃ и х₄; x₅ и х₆. Если на входе управления релятора присутствует логический "0" (логическая "1") и сигнал на его первом входе больше либо меньше сигнала на его втором входе, то ключ 4₁ соответственно замкнут (разомкнут) либо разомкнут (замкнут), а ключ 4₂ соответственно разомкнут (замкнут) либо замкнут (разомкнут). Следовательно, если на входе управления релятора присутствует логический "0" (логическая "1"), то этот релятор будет выделять на своем выходе наибольший (наименьший) из сигналов, действующих на его первом и втором входах. Таким образом, сигнал на выходе предлагаемого процессора определяется выражением

где символами ∨ и ⋅ обозначены соответственно операции max и min. Согласно (1) можно записать

где r∈{1,…,6}; ∈{x_1,…,x₆} (1≤s_r<...<s₆≤6); N= есть количество неповторяющихся фрагментов , определяемое как число сочетаний из 6 по 7-r. Выражение (2) совпадает с видом n-арной поисковой функции (функция (6.7) на стр. 117 в книге Левин В.И. Бесконечнозначная логика в задачах кибернетики. М.: Радио и связь, 1982 г.), которая при n=6 реализует алгоритм выделения из множества {х₁,…,х₆} элемента х^(r) заданного ранга r∈{1,…,6} (х⁽¹⁾=min(x₁,…,x₆),…,x⁽⁶⁾=max(х₁,…,х₆)). С учетом указанного, на выходе процессора (фиг. 1) окончательно имеем

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый аналоговый процессор построен в элементном базисе прототипа и обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует выбор из шести входных аналоговых сигналов x₁,…,х₆ сигнала х^(r) любого заданного ранга r∈{1,…,6} (х⁽¹⁾=min(x₁,…,x₆),…,x⁽⁶⁾=max(x₁,…,x₆)).