Результат интеллектуальной деятельности: Устройство для моделирования процесса выбора товара

Изобретение относится к области вычислительной техники и может быть использовано для получения оптимального решения задачи выбора товара из известного ассортимента.

Известно устройство для моделирования процесса выбора товара [1], которое позволяет получить точное решение задачи оптимального выбора товара из известного ассортимента.

Недостатком данного устройства является низкая надежность устройства из-за большого количества громоздких блоков умножения и блоков деления.

Работа устройства основана на преобразовании исходных данных о наборе товаров и выборе из них предпочтительного.

Сущность рассматриваемой задачи заключается в следующем. Имеется m однотипных товаров с известными n характеристиками q_j (j=1…n) и их эталонные значения q_0j. Известны также весовые коэффициенты α_j, (j=1, …, n) важности товара для конкретного потребителя. Тогда показатель конкурентоспособности каждого товара по отношению к выбранному эталону по j-му качеству определяется как Q_j=q_j/q_0j, а для всех товаров эти показатели будут описываться матрицей Q_m*n. Таким образом можно задать K_i - интегральный показатель конкурентоспособности i-го товара, (i=1…m),

Выбор потребителя в этом случае сводится к максимизации интегрального показателя конкурентоспособности K_i, т.е. потребитель предпочтет товар, имеющий

Задача изобретения - создать устройство с повышенной надежностью, обеспечивающее получение оптимального решения задачи выбора оптимального решения задачи выбора товара из известного ассортимента.

Это решение достигается тем, что в устройство моделирования процесса выбора товара, содержащее матрицу m*n первых регистров 1_i,j, (i=1…m, j=1…n), первые блоки деления 6_i (i=1…m), блоки умножения 7_i, по числу столбцов матрицы вторые регистры 10_j (j=1…n), третьи регистры 11_j (j=1…n), первый дешифратор 19, по числу строк матрицы вторые блоки деления 16_i, (i=1…m), четвертые регистры 17_i, (i=1…m), сумматоры 18_i (i=1…m), блок выбора максимального кода 20, по числу строк матрицы блоки первых элементов И 21_i (i=1…m), пятые регистры 22_i (i=1…m), блок первых элементов ИЛИ 23, первый элементы задержки 24, второй элемент задержки 25, третий элемент задержки 26, четвертый элемент задержки 28, пятый элемент задержки 29, триггер 31, выход первого элемента задержки 24 подсоединен к входу второго элемента задержки 25, выход которого подсоединен к входам блоков умножения 7_i (i=1…m) и к входу третьего элемента задержки 26, выход которого подсоединен к управляющим входам сумматоров 18_i (i=1…m), второй вход сумматора 18_i (i=1…m) подсоединен к выходу блока умножения 7_i, выход четвертого элемента задержки 28 подсоединен к входу пятого элемента задержки 29 и к управляющим входам вторых блоков деления 16_i, (i=1…m), первые входы которых подсоединены к выходам сумматоров 18_i (i=1…m), а вторые входы - к выходам четвертых регистров 17_i (i=1…m), выходы вторых блоков деления 16_i (i=1…m) подсоединены к одноименным входам блока выбора максимального кода 20, выход которого подсоединен к входу первого дешифратора 19, выход которого подсоединен к первым входам первых блоков элементов И 21_i (i=1…m), второй вход которого подсоединен к выходу пятого регистра 22_i (i=1…m), а выход подсоединен к одноименному входу первого блока элементов ИЛИ 23, выход которого является выходом 34 устройства, в него введены матрица блоков вторых элементов И 2_i,j (i=1…m, j=1…n), матрица блоков третьих элементов И 3_i,j, блоки вторых элементов ИЛИ 4_i (i=1…m), блоки третьих элементов ИЛИ 5_i, (i=1…m), матрица блоков четвертых элементов И 8_i,j (i=1…m, j=1…n), блоки четвертых элементов ИЛИ 9_i, пятый элемент И 12, счетчик 13, второй дешифратор 14, генератор тактовых импульсов (ГТИ) 15, шестой элемент И 27, шестой элемент задержки 30, пусковой вход 33 подсоединен к первому входу пятого элемента И 12, второй вход которого подсоединен к выходу ГТИ 15, а выход - к входу первого элемента задержки 24 и к входу счетчика 13, выход которого подсоединен к входу второго дешифратора 14, j-ый (j=1…n) выход которого подсоединен к управляющим входам блоков вторых элементов И 2_i,j, блоков третьих элементов И 3_i,j, блоков четвертых элементов И 8_i,j, выход первого регистра 1_i,j (i=1…m, j=1…n) подсоединен к второму входу блока вторых элементов И 2_i,j (i=1…m, j=1…n), выход которого подсоединен к одноименному входу блока вторых элементов ИЛИ 4_i (i=1…m), выход которого подсоединен к первому входу второго блока деления 6_i (i=1…m), выход второго регистра 10_,j (j=1…n) подсоединен к второму входу блока третьих элементов И 3_i,j (i=1…m, j=1…n), выход которого подсоединен к одноименному входу блока третьих элементов ИЛИ 5_i (i=1…m), выход которого подсоединен к второму входу первого блока деления 6_i (i=1…m), управляющий вход которого подсоединен к выходу элемента задержки 24, а выход - к первому входу блока умножения 7_i (i=1…m), выход третьего регистра 11_j (j=1…n) подсоединен к второму входу блока четвертых элементов И 8_i,j (i=1…m, j=1…n), выход которого подсоединен к одноименному входу блока четвертых элементов ИЛИ 9_i (i=1…m), выход которого подсоединен к второму входу блока умножения 7_i (i=1…m), первый вход шестого элемента И 27 подсоединен к выходу третьего элемента задержки 26, второй вход - к последнему (n-му) выходу второго дешифратора 14, а выход подсоединен к входу четвертого элемента задержки 28, выход пятого элемента задержки 29 подсоединен к входу шестого элемента задержки 30 и к управляющему входу блока выбора максимального кода 20, выход шестого элемента задержки 30 подсоединен к входу триггера 31, прямой выход которого является выходом 32 устройства, а инверсный выход подсоединен к третьему входу пятого элемента И 12.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.

Сущность изобретения поясняется чертежом. На фиг. 1 представлена структурная схема предлагаемого устройства, где на фиг. 1 представлены матрица регистров 1_i,j, (i=1…m, j=1…n), матрица блоков элементов И 2_i,j, матрица блоков элементов И 3_i,j, блоки элементов ИЛИ 4_i (i=1…m), блоки элементов ИЛИ 5_i (i=1…m), блоки деления 6_i (i=1…m), блоки умножения 7_i, матрица блоков элементов И 8_i,j (i=1…m, j=1…n), блоки элементов ИЛИ 9_i, по числу столбцов матрицы регистры 10_j (j=1…n), регистры 11_j (j=1…n), элемент И 12, счетчик 13, дешифратор 14, генератор тактовых импульсов (ГТИ) 15, по числу строк матрицы блоки деления 16_i, (i=1…m), регистры 17_i, (i=1…m), сумматоры 18_i (i=1…m), дешифратор 19, блок выбора максимального кода 20, по числу строк матрицы блоки элементов И 21_i (i=1…m), регистры 22_i (i=1…m), блок элементов ИЛИ 23, элементы задержки 24, 25, 26, элемент И 27, элементы задержки 28, 29, 30, триггер 31, выход 32, вход 33, выход 34 вместе со связями.

Устройство работает следующим образом.

В исходном состоянии на регистрах 1_i,j (i=1…m, j=1…n) хранятся j-ые показатели качества i-го товара, на регистрах 11_j хранятся весовые коэффициенты важности j-ого показателя качества с точки зрения потребителя товара. На регистрах 10_j (j=1…n) хранятся эталонные оценки j-ых показателей качества товара. На регистрах 22_i (i=1…m) хранятся коды анализируемых товаров. На регистрах 17_i (i=1…m) хранятся коды стоимостей анализируемых товаров.

Триггер 31 находится в нулевом (сброшенном) состоянии, и на его прямом выходе 32 находится нулевой сигнал, а с инверсного его выхода единичный сигнал подается на управляющий вход элемента И 12. Установочные входы из-за громоздкости на чертеже не показаны.

Работа устройства начинается после подачи сигнала ПУСК на вход 33 устройства, после чего импульсы с выхода ГТИ 15 через открытый элемент И 12 поступает на вход элемента задержки 24 и на вход счетчика 13, код с выхода которого поступает на вход дешифратора 14. После появления нового кода на выходе счетчика 13 появляется единичный сигнал на одном из выходов дешифратора 14, который поступает на первые входы элементов И 2_ij (i=1, …m, j=1, …n), элементов И 3_ij, элементов И 8_ij (i=1, …m, j=1, …n).

Коды с выходов регистров 1_i,j (i=1…m, j=1…n) через открытые элементы И 2_i,j поступают на одноименные входы элементов ИЛИ 4_i, а далее на первые входы блоков деления (делимого) 6_i (i=1…m).

Коды с выходов регистров 10_j (j=1…n) через открытые элементы И 3_i,j (i=1…m, j=1…n) поступают на одноименные входы элементов ИЛИ 5_i (i=1…m), а далее на вторые входы блока деления (делителя) 6_i (i=1…m).

Элемент задержки 24 задерживает сигнал на время надежного срабатывания счетчика 13, дешифратора 14, элементов И 2_i,j (i=1…m, j=1…n), И 3_i,j (i=1…m, j=1…n) и ИЛИ 5_i (i=1…m), после чего этот сигнал поступает на управляющие входы блоков деления 6_i (i=1…m) и на вход элемента задержки 25.

Результат с выходов блоков деления 6_i (i=1…m) поступает на первый вход одноименного блока умножения 7_i (i=1…m).

Сигнал с выхода элемента задержки 25 поступает на вход элемента задержки 26. С выхода элемента задержки 25 сигнал поступает на управляющие входы блоков умножения 7_i (i=1…m). С выхода элемента задержки 26 сигнал поступает на управляющие входы сумматоров 18_i (i=1…m), где происходит накопление суммы.

Элемент задержки 25 задерживает сигнал на время надежного срабатывания блока деления 6_i (i=1…m), результат с выхода которого поступает на первый вход блока умножения 7_i (i=1…m).

На второй вход блока умножения 7_i (i=1…m) поступает код с выхода регистра 11_j (j=1…n) через открытые элементы И 8_ij (i=1…m, j=1…n) и блок элементов ИЛИ 9_i (i=1…m).

Элемент задержки 26 задерживает сигнал на время надежного срабатывания блока умножения 7_i (i=1…m), результат с выхода которого поступает на вход одноименного сумматора 18_i (i=1…m).

Сигнал с выхода элемента задержки 26 поступает на первый вход элемента И 27, на второй вход которого поступает сигнал с последнего выхода дешифратора 14, а с выхода элемента И 27 сигнал поступает на вход элемента задержки 28. Сигнал с выхода элемента задержки 28 поступает на вход элемента задержки 29 и на управляющие входы блоков деления 16_i (i=1…m), где происходит деление содержимого сумматора 18_i (i=1…m) на значение регистра 17_i (i=1…m).

Элемент задержки 29 задерживает сигнал на время, равное времени надежного срабатывания блока деления 16_i (i=1…m).

Коды с выходов блоков деления 16_i (i=1…m) поступают на одноименные входы блока выбора максимального кода 20, который обеспечивает выбор максимального кода из группы поступивших и его порядковый номер. На управляющий вход блока 20 поступает сигнал с выхода элемента задержки 29.

Порядковый номер максимального кода с выхода блока 20 поступает на вход дешифратора 19, сигналы с выходов которого поступает на первые входы одноименных блоков элементов И 21_i (i=1…m). На вторые входы блоков элементов И 21_i (i=1…m) поступают коды с выходов регистров 22_i (i=1…m), с выходов блоков элементов И 21_i (i=1…m) коды поступают на одноименные входы блока элементов ИЛИ 23, на выходе 34 которого появляется код наилучшего товара.

Одновременно сигнал с выхода элемента задержки 30, который задерживает сигнал на время, равное времени надежного срабатывания блока 20, поступает на установочный в единичное состояние вход триггера 31, на выходе 32 которого появляется сигнал окончания работы устройства. На инверсном выходе триггера 31 появляется нулевой сигнал, который поступает на вход элемента И 12 и прекращает прохождение импульсов с выхода ГТИ 15 в устройство.

Предлагаемое устройство для моделирования процесса выбора товара в составе элементов 1-33 (см. фиг. 1) может бать построено на известных стандартных микросхемах, выпускаемых отечественной промышленностью, при этом блок 20 выбора максимального кода может быть реализован по известной схеме "Устройство для определения экстремального кода", представленной в [2].

Источники информации

1. АС №2617564 кл. G06F 17/00 (2006.01), 2017.

2. АС №997028 кл. G06F 7/04, 1983.